KR100424712B1 - 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법 - Google Patents
기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법 Download PDFInfo
- Publication number
- KR100424712B1 KR100424712B1 KR10-2001-0053879A KR20010053879A KR100424712B1 KR 100424712 B1 KR100424712 B1 KR 100424712B1 KR 20010053879 A KR20010053879 A KR 20010053879A KR 100424712 B1 KR100424712 B1 KR 100424712B1
- Authority
- KR
- South Korea
- Prior art keywords
- copper
- substrate
- photo
- forming
- electrodeposited
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000010354 integration Effects 0.000 title abstract 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 65
- 229910052802 copper Inorganic materials 0.000 claims abstract description 65
- 239000010949 copper Substances 0.000 claims abstract description 65
- 238000005530 etching Methods 0.000 claims abstract description 19
- 229910000679 solder Inorganic materials 0.000 claims abstract description 19
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000009713 electroplating Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 4
- 238000011161 development Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 2
- 238000013459 approach Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000013461 design Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
기판 상에 초-미세 폭의 라인들을 형성하는 방법은 솔더층 또는 구리 필름 식각 단계들과 같은 많은 식각 단계들에서 오버에치/언더에치 결함들이 발생하지 않게 한다. 본 발명의 방법에 의하면, 라인의 형상이 이상적인 형상에 접근하며, 결과적으로 라인들의 품질이 높고 기판의 집적도 또한 높아진다.
Description
본 발명은 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법에 관한 것으로서, 좀 더 상세하게는 기판 상의 각 라인의 두 개의 측벽들에서 나타나는 오버에치 및 언더에치 결함들을 피할 수 있는 방법에 관한 것이다.
또한, 이러한 라인 형성 공정은, 가령 완전성(integrity) 및 안정성과 같은많은 장점들을 갖는다.
라인들을 형성하기 위한 집적 회로 공정의 식각 단계는 매우 중요한데, 이는 라인의 형상이 모든 회로의 전자적인 특성들에 영향을 줄 수 있기 때문이다.
종래의 식각 단계는, 가령 일반적으로-발생하는 오버에치 또는 언더에치 현상들과 같은 많은 단점들을 갖는데, 이는 식각 단계에서 식각 편차를 제어하기가 어렵기 때문이다. 따라서, 기판 상에 형성된 라인들은 집적 회로의 전자적인 특성들에 영향을 준다.
상기 단점들을 극복하기 위하여, 전체 라인 형상을 형성하는, 즉 식각 단계에서 보상 값을 미리 결정함으로써 라인의 오버에치/언더에치 부분이 각각 부가되거나, 또는 더 식각되게 하는 유용한 식각 단계가 제공된다. 따라서, 본 발명의 식각 단계에 의해 형성되는 라인 형상은 기대를 만족시킬 수 있으며, 집적 회로의 전자적인 특성이 정상 상태가 될 수 있게 한다.
집적 회로가 점점 커짐에 따라, 동일한 기판 또는 심지어는 더 작은 기판 상에 집적 회로를 설계할 수 있도록 회로의 라인 폭은 점점 더 작아져야 한다. 본 발명의 식각 단계에서 회로의 미세 라인들은 여전히 오버에치 및 언더에치를 겪는다. 예를 들어, 다중층 타입 IC는 기판 내에 큰 집적 회로를 설계하는 데에 적절하며, 여기서 집적 회로의 라인들은 기판의 두 개의 반대 표면들 상에 형성된다. 본 발명의 식각 단계에서, 기판은 단계를 잘 실행할 수 있도록 수직으로 배열되어야 한다. 기판이 정확한 각으로 배열되지 않는 다면, 기판의 두 개의 반대 표면들 상에 형성되는 라인들이 달라지게 된다. 즉, 한 표면 상의 라인 형상은 성공적이지만 다른표면 상의 라인 형상은 그렇지 않다.
이러한 단점들을 극복하기 위하여, 본 발명은 기판 상에 큰 집적 회로 및 초-미세 라인들을 형성하는 방법을 제공한다.
본 발명의 목적은 오버에치 및 언더에치를 발생시키지 않으면서 초-미세 라인들을 형성함을써 각 라인의 고품질이 보장되는 식각 단계를 제공하는 것이다.
본 발명의 다른 목적은 작은 크기를 갖는 기판 상에 큰 집적 회로를 제공하는 것이다.
본 발명의 다른 목적들, 장점들, 및 신규 특성들은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이다.
도 1A 내지 1F는 본 발명에 따른 기판 상에 초-미세 라인들을 형성하는 제 1 방법을 보여주는 단면도들이다.
도 2A 내지 2F는 본 발명에 따른 기판 상에 초-미세 라인들을 형성하는 제 2 방법을 보여주는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 구리 필름
12: 구리 라인 13: 솔더층
14, 15: 포토-레지스터
도 1은 기판(10) 상에 초-미세 라인들을 형성하는 방법을 도시하며, 이 방법은:
도 1A에 도시된 바와 같이, 기판(10)의 표면 상에 구리 필름(11)을 형성하는 단계와;
포토-레지스터(15)에 의한 포토리소그래피에 의해 구리 라인들(12)을 형성하기 위하여 구리 필름(11) 상에 패턴 트랜스퍼를 형성하는 단계와;
(도 1A에 도시된 바와 같이) 구리 라인들(12) 상에 식각-저항층을 형성하기 위하여 구리 라인들(12) 상에 솔더층(13)을 형성한 다음, 도 1B에 도시된 바와 같이 패턴 트랜스퍼를 형성하기 위하여 포토-레지스터(15)를 제거하는 단계와;
도 1C에 도시된 바와 같이, 구리 필름(11) 상에, 구리 라인(12)의 측벽들에, 그리고 솔더층(13)의 표면 상에 전착된 포토-레지스터(14)를 형성하는 단계와;
도 1D에 도시된 바와 같이, 구리 필름(11)을 덮는 전착된 포토-레지스터(14)를 제거하는 단계와, 여기서 상기 전착된 포토-레지스터(14)는 이후 구리 라인들(12)의 측벽들 및 솔더층(13)의 상부면 만을 덮으며;
도 1E에 도시된 바와 같이, 전착된 포토-레지스터(14)에 의해 덮여지지 않는 구리 필름(11)을 습식 식각 공정에 의해 제거하는 단계와, 여기서 상기 구리 라인들(12)은 구리 라인(12)의 측벽들 상에 남아있는 전착된 포토-레지스터(14) 때문에 식각되는 것을 피할 수 있으며; 그리고
도 1F에 도시된 바와 같이, 가령 패턴 트랜스퍼, 노광 및 현상과 같은 작용을 포함하는 포토리소그래피에 의해 구리 라인(12)의 측벽들을 덮고 있는 전착된 포토-레지스터(14) 및 솔더층(13)을 제거하는 단계를 포함한다.
전착된 포토-레지스터(14)는 두 개의 범주들, 즉 양의 포토레지스트 및 음의 포토레지스트를 갖는 감광제이다. 포토-레지스터 형성시, 전착된 포토-레지스터(14)는 구리 라인(12)이 다음 식각 단계에서 식각되는 것을 막기 위하여 도핑 또는 전기 도금(electroplate)에 의해 기판(10) 상에 균일하게 부착될 수 있게 된다.
도 1A 및 1B를 참조하면, 구리 라인(12)의 형상은 균일하며, 이에 따라 전착된 포토-레지스터(14)는 구리 라인(12) 상에, 그리고 구리 라인(12)의 측벽들 상에 균일하게 도핑될 수 있게 된다.
도 2는 기판(10a) 상에 라인들을 형성하는 방법의 다른 바람직한 실시예를 도시한다. 이 방법은:
기판(10a)의 표면 상에 구리 필름(11a)을 증착한 다음, 포토리소그래피에 의해 구리 필름(11a)으로부터 구리 라인들(12a)을 형성하는 단계와;
도 2A에 도시된 바와 같이, 구리 라인(12a)의 표면 상에 솔더층(13a)을 형성하는 단계와;
도 2B에 도시된 바와 같이, 솔더층(13a)과 구리 라인(12a)의 측벽들 사이에 오목부(121)를 정의하기 위하여 구리 필름(11a)과 구리 라인(12a)을 안쪽으로 식각하는 단계와;
도 2C에 도시된 바와 같이, 전기 도금에 의해 구리 필름(11a) 및 구리 라인(12a) 상에 전착된 포토-레지스터(14a)를 형성하는 단계와;
도 2D에 도시된 바와 같이, 구리 라인(12a)의 측벽들 상에 형성되지 않은 전착된 포토-레지스터(14a)를 노광 및 현상에 의해 제거하는 단계와;
도 2E에 도시된 바와 같이, 구리 라인(12a)의 아래에 있지 않는 구리 필름(11a)의 불필요한 부분을 식각 공정에 의해 제거하는 단계와; 그리고
도 2F에 도시된 바와 같이, 구리 라인(12a)과 솔더층(13a)의 측벽들 상에 부착된 전착된 포토-레지스터(14a)를 제거하는 단계를 포함한다.
도 2B를 참조하면, 구리 라인(12a)의 측벽들은 안쪽으로 약간 식각되어 솔더층(13)과 구리 라인(12a) 사이에 오목부(121)를 정의하며, 이에 따라 전착된 포토-레지스터(14)가 전자 도금에 의해 구리 필름(11a)과 구리 라인(12a) 상에 균일하게부착된다.
도 2D를 참조하면, 전착된 포토-레지스터의 제거 단계에서, 오목부(121)는 솔더층(13a)의 아래에 정의되며, 이에 따라 측벽들에 부착된 전착된 포토-레지스터(14a)의 일부분은 포토리소그래피의 현상 단계에서 자외선 광 또는 모든 광들에 의한 조명에 노출되는 것을 피할 수 있게 된다. 따라서, 전착된 포토-레지스터(14a)는 구리 라인(12a)의 측벽들 상에 여전히 부착되어, 구리 필름과 솔더층의 제거 단계에서 식각되지 않으면서 구리 라인(12a)을 보호한다.
상기의 설명으로부터, 구리 라인은 구리 필름 및 솔더층 제거 단계 동안 식각되는 것을 피할 수 있게 된다. 즉 기판 상에 구리 라인의 초-미세 폭을 형성하는 데에 전도성이 된다. 한편, 상기 방법은 안정성과 구리 라인 형상의 완벽함을 제공할 뿐 아니라 기판 상에 큰 집적 회로를 형성할 수 있게 한다.
지금까지 본 발명이 바람직한 실시예에 관련되어 설명되기는 하였지만, 이하 청구항에서 규정되는 본 발명의 원리 및 범위를 벗어나지 않는 다른 많은 가능한 변경들 및 변형들이 이루어질 수 있다는 것을 유념하자.
Claims (4)
- 기판 상에 집적 및 초-미세 라인들을 형성하는 방법으로서,기판의 표면 상에 구리 필름을 형성하는 단계와;패턴 트랜스퍼에 의해 상기 구리 필름 상에 구리 라인들을 형성하는 단계와;구리 라인들 상에 식각-저항층을 형성하기 위하여 구리 라인들 상에 솔더층을 형성하는 단계와;상기 기판의 표면 상에 전착된 포토-레지스터를 형성하는 단계와;상기 구리 라인과 상기 솔더층(13)의 두 개의 측벽들 상에 부착된 일부를 제외하고 상기 전착된 포토-레지스터를 제거하는 단계와;식각 공정에 의해 상기 기판 상에 상기 구리 필름의 불필요한 부분을 제거하는 단계와; 그리고상기 구리 라인과 상기 솔더층의 두 개의 측벽들 상에 형성된 상기 전착된 포토-레지스터를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 전착된 포토-레지스터를 형성하는 단계에서, 상기 전착된 포토-레지스터는 도핑에 의해 상기 기판의 표면 상에 부착되는 것을 특징으로 하는 방법.
- 기판 상에 집적 및 초-미세 라인들을 형성하는 방법으로서,기판의 표면 상에 구리 필름을 증착한 다음, 포토리소그래피에 의해 상기 구리 필름으로부터 구리 라인들을 형성하는 단계와;상기 구리 라인의 표면 상에 솔더층을 형성하는 단계와;상기 솔더층과 상기 구리 라인의 측벽들 사이에 오목부를 정의하기 위하여 상기 구리 필름과 상기 구리 라인을 안쪽으로 식각하는 단계와;전기 도금 기술에 의해 상기 구리 필름 및 상기 구리 라인 상에 전착된 포토-레지스터를 형성하는 단계와;상기 구리 라인의 측벽들 상에 형성되지 않은 상기 전착된 포토-레지스터를 노광 및 현상에 의해 제거하는 단계와;상기 구리 라인의 아래에 있지 않는 상기 구리 필름의 불필요한 부분을 식각 공정에 의해 제거하는 단계와; 그리고상기 구리 라인과 상기 솔더층의 측벽들 상에 부착된 상기 전착된 포토-레지스터를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 3 항에 있어서, 상기 전착된 포토-레지스터를 형성하는 단계에서, 상기 전착된 포토-레지스터는 전기 도금에 의해 상기 기판의 표면 상에 부착되는 것을 특징으로 하는 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0053879A KR100424712B1 (ko) | 2001-09-03 | 2001-09-03 | 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0053879A KR100424712B1 (ko) | 2001-09-03 | 2001-09-03 | 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030020573A KR20030020573A (ko) | 2003-03-10 |
KR100424712B1 true KR100424712B1 (ko) | 2004-03-27 |
Family
ID=37416888
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0053879A KR100424712B1 (ko) | 2001-09-03 | 2001-09-03 | 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100424712B1 (ko) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06112196A (ja) * | 1992-09-25 | 1994-04-22 | Toshiba Corp | 半導体装置の製造方法 |
KR960026402A (ko) * | 1994-12-30 | 1996-07-22 | 김주용 | 반도체 소자 제조 방법 |
KR20000043909A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 반도체 소자의 금속배선 형성 방법 |
JP2001111189A (ja) * | 1999-10-12 | 2001-04-20 | North:Kk | 配線回路基板とその製造方法 |
US6350695B1 (en) * | 2000-06-16 | 2002-02-26 | Chartered Semiconductor Manufacturing Ltd. | Pillar process for copper interconnect scheme |
US6355979B2 (en) * | 1999-05-25 | 2002-03-12 | Stmicroelectronics, Inc. | Hard mask for copper plasma etch |
-
2001
- 2001-09-03 KR KR10-2001-0053879A patent/KR100424712B1/ko not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06112196A (ja) * | 1992-09-25 | 1994-04-22 | Toshiba Corp | 半導体装置の製造方法 |
KR960026402A (ko) * | 1994-12-30 | 1996-07-22 | 김주용 | 반도체 소자 제조 방법 |
KR20000043909A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 반도체 소자의 금속배선 형성 방법 |
US6355979B2 (en) * | 1999-05-25 | 2002-03-12 | Stmicroelectronics, Inc. | Hard mask for copper plasma etch |
JP2001111189A (ja) * | 1999-10-12 | 2001-04-20 | North:Kk | 配線回路基板とその製造方法 |
US6350695B1 (en) * | 2000-06-16 | 2002-02-26 | Chartered Semiconductor Manufacturing Ltd. | Pillar process for copper interconnect scheme |
Also Published As
Publication number | Publication date |
---|---|
KR20030020573A (ko) | 2003-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100350289B1 (ko) | 배선과 자기 정렬되는 서브임계 콘택 홀의 형성 방법 | |
JP3098206B2 (ja) | 集積回路製造のためのエアブリッジ型金属化層の形成方法 | |
US20030228754A1 (en) | Fabrication method for semiconductor hole | |
US20160057857A1 (en) | Circuit board formation using organic substrates | |
US9230906B2 (en) | Feature patterning methods and structures thereof | |
US7687407B2 (en) | Method for reducing line edge roughness for conductive features | |
US6576486B2 (en) | Unlanded process in semiconductor manufacture | |
KR100424712B1 (ko) | 기판 상에 고집적 및 초-미세 폭 라인들을 형성하는 방법 | |
US6372647B1 (en) | Via masked line first dual damascene | |
KR20010017560A (ko) | 이중 다마신 구조 형성 방법 | |
US20070178410A1 (en) | Method of forming three-dimensional lithographic pattern | |
US6558971B2 (en) | Method for manufacturing an LCD panel | |
US20030029832A1 (en) | Method for forming large integration and ultra-fine lines on a substrate | |
US6294465B1 (en) | Method for making integrated circuits having features with reduced critical dimensions | |
US6316358B1 (en) | Method for fabricating an integrated circuit device | |
JP2003504892A (ja) | プリント回路の製造 | |
CN113589638B (zh) | 掩膜版版图和半导体结构 | |
KR100359250B1 (ko) | 보조박막을 이용한 오버레이 마진 확보 방법 | |
KR100214261B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
KR100265991B1 (ko) | 반도체 장치의 다층 배선간 연결공정 | |
KR100333537B1 (ko) | 반도체소자의콘택제조방법 | |
US5294520A (en) | Zero undercut etch process | |
KR100450567B1 (ko) | 배선 제조 방법 | |
JP2004040019A (ja) | 金属配線の形成方法 | |
JPH0815853A (ja) | 集積回路製造用フォトマスク |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20090205 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |