KR100431710B1 - 반도체장치의금속배선형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치의 금속배선 방법 .
2. 발명이 해결하고자 하는 기술적 과제
금속 플러그가 홀에서 리세스되는 문제점을 해결하여 후속 배선 공정의 마진을 향상시키는 반도체 장치의 금속배선 형성 방법을 제공하는데 있다.
3. 발명의 해결 방법의 요지
전도성 액체를 이용하여 콘택 홀이나 비아 플러그시 홀이 리세스된 부위에 전도성 금속을 애상의 소오스를 사용하여 도포함으로써 금속화 공정을 수월하게 할 수 있다.
4. 발명의 중요한 용도
256M급 이상의 DRAM 소자, SRAM 소자 그리고 0.35㎛ 이상의 로직 소자의 금속화 공정에 사용.

Description

반도체 장치의 금속 배선 형성 방법
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 전도성 금속을 이용하여 금속 플러그(plug)를 형성하는 방법에 관한 것이다.
반도체 소자가 점차 고집적화되어감에 따라 금속 콘택홀 역시 그 깊이는 깊어지고 폭은 좁아지고 있으며, 이러한 단차비를 갖는 콘택홀에 스퍼터링 방법으로 금속막을 증착하여 콘택홀을 매립하기에는 역부족이기 때문에 플러그를 사용하는방법이 사용되고 있다.
도 1은 종래 기술에 따라 플러그가 형성된 상태의 단면도로서, 실리콘 기판(11) 상의 층간절연막(12)이 선택적으로 식각되어 형성된 콘택홀 내에 텅스텐 플러그(14)를 형성한 것을 도시하고 있다. 도면부호 '13' 은 접합층 또는 배리어층으로 사용되는 Ti/TiN막을 나타낸다.
텅스텐 플러그(14)는 콘택홀 또는 비아홀이 형성된 기판 전면에 텅스텐을 증착한 후 전면 식각하는, 전면 에치백 방법을 사용하였다. 이때 텅스텐 식각시 플러그된 홀(hole)에서 텅스텐의 식각 선택도 때문에 도면의 (A)와 같이 홀이 리세스(recess) 되는 문제점이 발생하게 된다.
이와 같은 홀의 리세스는 추후 스택비아(stack via) 공정이나 금속 배선공정에서 공정의 신뢰성을 악화시키게 된다.
본 발명은 금속 플러그가 홀에서 리세스되는 문제점을 해결하여 후속 배선공정의 마진을 향상시키는 반도체 장치의 금속배선 형성 방법을 제공함을 그 목적으로 한다.
도 1은 종래 기술에 따라 콘택 플러그가 형성된 상태의 단면도,
도 2A내지 도 2D는 본 발명의 일실시예에 따른 금속배선 공정도.
* 도면의 주요부분에 대한 부호의 설명
21: 실리콘기판 22: 필드산화막
23: 절연막 24: 도전배선
25: 절연막 26: Ti/TiN막
27: 텅스텐 플러그 28: 전도성 금속
29: 금속배선
상기 목적을 달성하기 위한 본 발명은, 하부전도층 상의 절연막을 식각하여 콘택홀을 형성하는 단계; 콘택홀이 형성된 기판 전면에 플러그용 제1금속을 형성하고 상기 절연막이 드러날때까지 에치백하여 상기 콘택홀 내부에 플러그를 형성하는 단계; 액상의 제2금속 소오스를 도포하여 상기 에치백에 의해 생성된 리세스를 메우면서 기판 전면에 제2금속을 형성하는 단계; 및 상기 제2금속상에 배선용 제3금속을 형성하는 단계를 포함하여 이루어진 반도체 장치의 금속 배선 형성 방법을 제공한다.
이하, 첨부된 도 2A 이하를 참조하여 본 발명을 상세히 설명한다.
도 2A 내지 도 2D는 본 발명의 일실시예에 따른 금속배선 공정도로서, 먼저, 도 2A는 실리콘기판(21)에 필드산화막(22)을 형성하고 절연막(23)을 형성한 다음, 필드산화막(22) 상부에 도전배선(24)을 형성하고 그 후 다시 절연막(25)을 형성한 뒤, 상기 실리콘기판(21)과 도전배선(24)의 일부가 노출되도록 절연막(23, 25)을 식각하여 콘택홀을 형성한 상태이다.
이어서, 도 2B는 스퍼터 방법 또는 CVD 방법으로 접합층(glue layer) 및 배리어(Barrier)층인 Ti/TiN막(26)을 형성하고, 텅스텐을 전면 증착한 다음, 절연막(25)가 드러나도록 RIE 반응기로 전면식각하여 즉 에치백하여 텅스텐 플러그(27)를 형성한다. 텅스텐 플러그가 홀에서 리세스되어 있음을 알수 있다.
이어서, 도 2C는 전도성 금속(28)을 얇게 도포하거나 스프레이(spray)하여 리세스된 홀을 메꿔준 상태로서, 이때 전도성 금속은 리플렉토리(Refratory) 금속, 일에로 Ru 또는 RuO2막으로써 Ru(NO)(NO3)3, RuO4, H3Ru(SO3)2OH등과 같은 액체 소오스(source)를 사용한다. 이때 웨이퍼의 온도는 150～500℃ 정도 유지시키면서 약 30초에서 10분정도 액체 소오스를 도포시켜 불순물을 증발시키고 금속이 증착되도록 한다.
이어서, 도 2D는 전면에 금속배선(29)을 형성한 상태이다.
이상에서 설명한 바와 같이, 본 발명은 플러그 형성을 위한 에치백시 발생되는 홀 리세스(recess) 문제를 해결하기 위하여, 전도성 금속으로 리세스된 홀을 채워 금속 배선을 수행하는 것으로, 전도성 금속은 종래의 CVD, PVD에 의한 증착 방법이 아니고 SOG 증착시와 같이 스핀 도포(spin coating) 또는 스프레이(spray) 방법에 의한 형성한다. 따라서, 얇은 전도성 금속에 의해 리세스 부위를 완벽히 메우어 추후 금속 배선을 쉽게 할 수 있으며 스택-비아 공정이 수월하다.
본 발명은 이상과 같은 공정을 반복함으로써 스택-비아 공정에 적용할 수 있는 등, 상기 실시예에 한정되지 않고 그 기술적 사상이 벗어나지 않는 범위에서 여러 가지 변형이 가능하다.
본 발명은 금속배선 공정에서 각 층의 홀 리세스(hole recess)를 억제하여 스택 공정을 가능하게 함으로써, 256M급 이상의 DRAM 소자, SRAM 소자 그리고 0.35㎛ 이상의 로직 소자 등 고집적 소자의 금속화 신뢰성을 향상시키는 효과가 있다.

Claims (4)

  1. 하부전도층 상의 절연막을 식각하여 콘택홀을 형성하는 단계,
    콘택홀이 형성된 기판 전면에 플러그용 제1금속을 형성하고 상기 절연막이 드러날때까지 에치백하여 상기 콘택홀 내부에 플러그를 형성하는 단계;
    액상의 제2금속 소오스를 도포하여 상기 에치백에 의해 생성된 리세스를 메우면서 기판 전면에 제2금속을 형성하는 단계; 및
    상기 제2금속상에 배선용 제3금속을 형성하는 단계
    를 포함하여 이루어진 반도체 장치의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 제2금속은 Ru또는 RuO2막인 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  3. 제2항에 있어서,
    상기 액상의 제2금속 소오스는 Ru(NO)(NO3)3, RuO4, H3Ru(SO3)2OH 중 어느하나를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  4. 제3항에 있어서,
    상기 액상의 제2금속 소오스를 온도 150～500℃에서 도포하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
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