KR100324022B1 - 반도체소자의금속전도선형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 전도선 형성방법에 관한 것으로, PSG를 노광 공정에 의해 패턴을 형성한 후, 그 상부에 BPSG막을 증착하여 평탄화시키고, 다시 화학적 기계적 연마를 하여 PSG를 노출시키고, 이후 PSG와 BPSG의 선택비 차이를 이용하여 PSG만을 제거하여 금속 전도선이 형성될 부위의 두께를 정확히 조절함으로써 금속 전도선이 형성될 골을 형성함에 있어 건식식각의 양에 의존하는 것이 아니라 증착된 PSG막을 직접 이용하므로 증착된 PSG막의 두께가 골의 깊이를 결정하도록 하고, 따라서 종래의 다마신 방법에 의해 형성된 골에 비해 정확하고 균일한 골의 깊이를 유지할 수 있으므로 균일한 두께의 금속 전도선을 형성할 수 있어 반도체 소자의 제고공정 수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 금속 전도선 형성방법
본 발명은 반도체 소자의 금속 전도선 형성방법에 관한 것으로, 특히 건식식각의 양에 의존하지 않고 증착된 피에스지(Phosphours silicater glass : 이하 'PSG' 라 함)막을 직접 이용하여 증착된 PSG막의 두께가 골의 깊이를 결정하도록 함에 의해 균일한 골의 깊이를 유지할 수 있게 하는 반도체 소자의 금속 전도선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 형성 공정중 금속 전도선(Metal-line)은 보통 고전도성 물질, 예컨데 Cu나 Al 등과 같은 물질을 포토리소그라피(Photo-lithography)와 건식식각 공정에 의해 형성된다.
상기의 경우 금속과 포토레지스트(Photoresist)간의 건식식각에서의 식각 선택비가 나쁘기 때문에 일정두께 이상의 포토레지스트가 요구된다. 따라서 반도체 소자가 고집적화됨에 따라 포토레지스트의 면비(Aspect ratio)가 높아져 패턴이 쓰러지거나, 건식식각후 부식(Corrosion)이 발생하는 등의 문제점이 있다.
또한 전도체가 바뀔때마다 새로운 레시피(recipe)를 개발해야 할 필요가 있고, 특히 Cu 같은 물질은 휘발성이 낮은 화합물을 형성하므로 건식식각을 하는 것이 매우 어렵다.
상기한 문제를 해결하기 위해 최근에는 절연막에 도선이 형성될 부분에 골을 판 후, 메탈을 증착하고, 화학 기계적 연마(Chemical Mechanical Polishing ; 이하 ‘CMP’라 함)에 의한 도선을 형성하는 방법, 즉 다마신(Damascene) 방법이 개발되어 있다.
도 1 은 종래의 금속 전도선 형성을 위한 다마신 방법을 나타내는 도면이다.
상기 도면을 참조하면, 상기한 종래의 전도선 형성을 위한 다마신 방법에 있어서는, 반도체 기판(1)상에 절연체(2), 예컨데 비피에스지(Borophosphous Silgate glass ; 이하 'BPSG'라 함)막을 를 먼저 형성하고, 상기 절연체(2)상에 노광 및 식각 공정을 통해 금속 전도선이 형성될 부위를 형성한다. 이때 상,하부 절연막이 모두 산화막 계통, 예컨데 주로 BPSG 이므로 건식식각시 정확한 식각정지 위치를 조절하는 것이 어렵다.
상기 식각정지 위치를 조절하는 것은 바로 금속 전도선의 두께를 결정하게 되므로 식각정지의 위치를 정확히 조절되지 않을 경우 정확한 금속 전도선을 형성할 수 없게 되어 반도체 소자의 제조공정 및 신뢰성을 저하시키게 되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 PSG를 노광 공정에 의해 패턴을 형성한 후, 그 상부에 BPSG막을 증착하여 평탄화시키고, 다시 화학적 기계적 연마를 하여 PSG를 노출시키고, 이후 PSG와 BPSG의 선택비 차이를 이용하여 PSG만을 제거하여 금속 전도선이 형성될 부위의 두께를 정확히 조절함으로써, 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 전도선 형성방법을 제공함에 그 목적이 있다.
도 1 은 종래의 전도선 형성을 위한 다마신(Damascene) 공정방법을 나타낸 단면도
도 2 는 본 발명의 방법에 따른 전도선 형성을 위한 다마신 공정 순서를 도시한 단면도
〈도면의 주요부분에 대한 부호의 설명〉
1,11 : 반도체 기판 2 : BPSG막
12 : 제1 BPSG막 13 : PSG막
14 : 제2 BPSG막 15 : 메탈층
17: 층간절연막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 금속 전도선 형성방법은,
반도체 소자의 금속 전도선 형성방법에 있어서,
반도체 기판 상부에 제1BPSG막, PSG막을 차례로 형성하는 제1 단계와,
금속 전도선 마스크를 이용한 사진식각공정으로 금속 전도선이 영역의 상기 PSG 막을 남기는 제2 단계와,
전체표면상부에 제2BPSG막을 증착하고, 상기 PSG 막을 CMP 공정으로 노출시키는 제3 단계와,
상기 PSG 막을 습식식각방법으로 제거하여 금속 전도선으로 예정된 영역에 골을 형성하는 제4 단계와,
상기 골을 매립하는 금속 전도선을 형성하는 제5 단계와,
전체표면상부에 층간 절연막을 형성하는 제6 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 2 의 (a) 내지 (f)는 본 발명에 따른 반도체 소자의 금속 전도선 형성 공정단계를 도시한 단면도이다.
도 2 의 (a)를 참조하면 반도체 기판(11) 상부에 BPSG막(12), PSG막(13)을 차례로 형성한다.
이때, 상기 BPSG막(12)은 3,000∼10,000Å의 두께로 하고, BPSG막(12) 대신 CVD 산화막으로 형성할 수도 있으며, 또는 BPSG막(12)과 CVD 산화막의 결합에 의한 복수의 층으로 형성할 수도 있다.
또한 상기 PSG막(13)은 4,000∼8,000Å의 두께로 형성한다.
도 2 의 (b)를 참조하면, 상기 PSG막(13)의 상부에 금속 전도선이 형성될 부분을 정의하고 상기 PSG막(13)을 식각한다.
상기 PSG막(13) 식각공정은, 금속 전도선이 형성될 부분을 정의하기 위해 금속 전도선을 형성하기 위한 노광마스크를 이용한 노광 및 현상공정으로 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 이용하여 실시한다.
여기서, 상기 포토레지스트는, 포토레지스트와 PSG(13)의 건식식각 선택비 차이가 큰 좋은 것을 이용하여 얇은 두께로 형성한다.
도 2 의 (c)를 참조하면, 전체구조 상부에 BPSG막(14)을 증착하고, CMP 공정을 수행하여 상기 PSG막(13) 패턴을 노출시킨다.
이때 상기 제2 BPSG막(14)은 상기 PSG막(13)의 두깨보다 두껍게 형성한다.
또한 상기 CMP 공정을 실시하기 전에 BPSG 플로우 공정을 진행하여 상기 BPSG막(14)을 평탄화시킬 수도 있다.
도 2 의 (d) 와 (e) 를 참조하면, 상기 노출된 PSG 막(13)을 습식식각에 의해 선택적으로 제거한다. 그 후 상기 PSG 막(13)이 제거된 부분을 매립하는 금속 전도선(15)을 전체표면상부에 증착한다.
이때, 상기 금속 전도선(15)은 W, Al, Cu 중 임의의 어느 하나의 물질을 사용하거나 또는 디퓨전 베리어 메탈(diffusion barrier metal), 안티-리플렉티브 코팅(anti-reflective coating)의 복수층으로 구성할 수도 있다.
도 2 의 (f)를 참조하면, 상기 금속 전도선(15)을 CMP 하고, 전체표면상부에 층간절연막(17)을 형성한 다음, 이후의 공정을 진행한다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 소자의 금속 전도선 형성방법은, 금속 전도선이 형성될 골을 형성함에 있어 건식식각의 양에 의존하는 것이 아니라 증착된 PSG막을 직접 이용하므로 증착된 PSG막의 두께가 골의 깊이를 결정하도록 하여 종래의 다마신 방법에 의한 골에 비해 정확하고 균일한 깊이를 유지 할 수 있다. 이는 균일한 두께의 금속 전도선이 형성된다는 것을 의미하고, 또한 인터레벨 인터커넥터(interlevel interconnects)의 쇼트 가능성을 완벽하게 방지할 수 있어 반도체 소자의 제고공정 수율 및 신뢰성을 향상시킬 수 있응 효과를 제공한다.

Claims (8)

  1. 반도체 소자의 금속 전도선 형성방법에 있어서,
    반도체 기판 상부에 제1BPSG막, PSG막을 차례로 형성하는 제1 단계와,
    금속 전도선 마스크를 이용한 사진식각공정으로 금속 전도선이 영역의 상기 PSG 막을 남기는 제2 단계와,
    전체표면상부에 제2BPSG막을 증착하고, 상기 PSG 막을 CMP 공정으로 노출시키는 제3 단계와,
    상기 PSG 막을 습식식각방법으로 제거하여 금속 전도선으로 예정된 영역에 골을 형성하는 제4 단계와,
    상기 골을 매립하는 금속 전도선을 형성하는 제5 단계와,
    전체표면상부에 층간 절연막을 형성하는 제6 단계를 포함하는 반도체 소자의 금속 전도선 형성방법.
  2. 상기 제 1 항에 있어서,
    상기 제1 단계의 제1BPSG막은 3,000∼10,000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속 전도선 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 단계의 제1BPSG막은 BPSG 또는 CVD 산화막의 단일층으로 형성되거나 이들의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 금속 전도선 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 단계의 PSG막은 4,000∼8,000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속 전도선 형성방법.
  5. 제 1 항에 있어서,
    상기 제3 단계의 제2BPSG막은 상기 PSG 막보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 금속 전도선 형성방법.
  6. 제 1 항에 있어서,
    상기 제3단계에서, 상기 산화막 CMP 공정전, 상기 BPSG 플로우 공정을 진행하여 상기 제2BPSG막을 평탄화시키는 것을 특징으로 하는 반도체 소자의 금속 전도선 형성방법.
  7. 제 1 항에 있어서,
    상기 제4 단계에서, 습식식각은 희석된 HF 또는 BHF를 사용하는 것을 특징으로 하는 반도체 소자의 금속 전도선 형성방법.
  8. 제 1 항에 있어서,
    상기 제5 단계의 금속 전도선은, W, Al 또는 Cu 중 임의의 한가지로 형성하는 것을 특징으로 하는 반도체 소자의 금속 전도선 형성방법.
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