JPS63161646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63161646A JPS63161646A JP31136486A JP31136486A JPS63161646A JP S63161646 A JPS63161646 A JP S63161646A JP 31136486 A JP31136486 A JP 31136486A JP 31136486 A JP31136486 A JP 31136486A JP S63161646 A JPS63161646 A JP S63161646A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- wiring
- plating
- pattern
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000002184 metal Substances 0.000 claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 238000007747 plating Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 150000002739 metals Chemical class 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 230000001681 protective effect Effects 0.000 abstract description 7
- 238000009713 electroplating Methods 0.000 abstract description 3
- 238000000992 sputter etching Methods 0.000 abstract description 3
- 230000008020 evaporation Effects 0.000 abstract description 2
- 238000001704 evaporation Methods 0.000 abstract description 2
- 238000004080 punching Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 230000001070 adhesive effect Effects 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010931 gold Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
- H05K3/143—Masks therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特にその配線
の形成方法に関するものである。
の形成方法に関するものである。
従来の技術
近年、半導体はまずます進歩し高集積度で高速動作を目
指したＬＳＩが開発されている。高速動作を要求される
ＬＳＩではデバイスの高速性はもちろんのこと配線抵抗
による３延が大きな問題となり、配線抵抗を減少させる
ため、配線嘆厚を増大させることが不可欠となっている
。そこで、厚嗅配線を形成する方法としてメッキによる
配線形成方法がある。特にＧａＡｇＩＣにおいては、Ａ
ｕメッキによる配線が一般的に行なわれている。
指したＬＳＩが開発されている。高速動作を要求される
ＬＳＩではデバイスの高速性はもちろんのこと配線抵抗
による３延が大きな問題となり、配線抵抗を減少させる
ため、配線嘆厚を増大させることが不可欠となっている
。そこで、厚嗅配線を形成する方法としてメッキによる
配線形成方法がある。特にＧａＡｇＩＣにおいては、Ａ
ｕメッキによる配線が一般的に行なわれている。
第２図は、従来のメッキ法による配線金属の製造方法を
説明する製造工程の断面図である。基板１１上の全面に
メッキ電極となる金属１２りＪえばＴｉ／Ａｕを蒸着に
より形成する（第２図（ａ））。次に所望の配線パター
ンをフォトレジスト１３の抜きパターンで形成する（第
２図（ｂ））。その後、電解メッキにより前記フォトレ
ジスト１３のパターン開口部に選択的にＡｕメッキ１４
を形成する（第２図（Ｃ））。次にフォトレジスト１３
を除去し（第２図＜ｄ））、メッキパターン部以外のメ
ッキ電極金属１２を例えばイオンミリングで除去しＡｕ
メッキ配線１５を形成する（第２図（ｅ））。
説明する製造工程の断面図である。基板１１上の全面に
メッキ電極となる金属１２りＪえばＴｉ／Ａｕを蒸着に
より形成する（第２図（ａ））。次に所望の配線パター
ンをフォトレジスト１３の抜きパターンで形成する（第
２図（ｂ））。その後、電解メッキにより前記フォトレ
ジスト１３のパターン開口部に選択的にＡｕメッキ１４
を形成する（第２図（Ｃ））。次にフォトレジスト１３
を除去し（第２図＜ｄ））、メッキパターン部以外のメ
ッキ電極金属１２を例えばイオンミリングで除去しＡｕ
メッキ配線１５を形成する（第２図（ｅ））。
発明が解決しようとする問題点
第２図に示したような、Ａｕメッキ配線では、次の工程
（例えば、保護１摸形成工程あるいは、多層配線の場合
層間絶縁膜形成工程）で絶縁膜がＡｕメッキ配線上に形
成されるが、Ａｕと絶縁膜（例えば、５ＩＯ２や５ｉ３
Ｎ４）とは密着性が悪く、Ａｕメッキ配線＆（が広くな
ると、Ａｕメッキ上の絶縁膜がはがれたり、浮き上がっ
たりするという問題が発生し、信頼性の低下や、２層配
線の断線や、短絡を生じるといった問題があった。
（例えば、保護１摸形成工程あるいは、多層配線の場合
層間絶縁膜形成工程）で絶縁膜がＡｕメッキ配線上に形
成されるが、Ａｕと絶縁膜（例えば、５ＩＯ２や５ｉ３
Ｎ４）とは密着性が悪く、Ａｕメッキ配線＆（が広くな
ると、Ａｕメッキ上の絶縁膜がはがれたり、浮き上がっ
たりするという問題が発生し、信頼性の低下や、２層配
線の断線や、短絡を生じるといった問題があった。
問題点を解決するための手段
前記間：原点を解決するために本発明は、基板上全面に
Ａｕメッキ電極となる第１の金属を形成す。
Ａｕメッキ電極となる第１の金属を形成す。
る工程と、フォトレジストを用いて所望の配線パターン
を抜きパターンで形成する工程と、メッキにより前記フ
ォトレジストパターン内にＡｕをメッキする工程と、前
記７オトレジストおよびＡｕメッキ上７面に第２の金属
を形成する工程と、前記フォトレジスト上の前記第２の
金属をリフトオフにより除去する工程と、配線パターン
部以外の前記第１の金属を除去する工程からなるもので
ある。
を抜きパターンで形成する工程と、メッキにより前記フ
ォトレジストパターン内にＡｕをメッキする工程と、前
記７オトレジストおよびＡｕメッキ上７面に第２の金属
を形成する工程と、前記フォトレジスト上の前記第２の
金属をリフトオフにより除去する工程と、配線パターン
部以外の前記第１の金属を除去する工程からなるもので
ある。
作 用
本発明は上記した構成により、Ａｕメッキ配線パターン
上に絶縁膜と密着性の良い金属を形成することにより、
保護膜や層間杷禄摸との密着性が向上し、配線上の絶縁
膜のはがれや浮きを防止することができる。
上に絶縁膜と密着性の良い金属を形成することにより、
保護膜や層間杷禄摸との密着性が向上し、配線上の絶縁
膜のはがれや浮きを防止することができる。
実施例
第１図（ａ）〜（ｑ）は本発明の半導体装置の製造方法
の一実施例を示す製造工程の断面図である。第１図にお
いて、１は基板、２は第１の金属、３はフォトレジスト
、４は配線パター／、５ばＡｕメッキ、６は第２の金属
、７はメッキ配線、８は表面保護膜である。
の一実施例を示す製造工程の断面図である。第１図にお
いて、１は基板、２は第１の金属、３はフォトレジスト
、４は配線パター／、５ばＡｕメッキ、６は第２の金属
、７はメッキ配線、８は表面保護膜である。
基板１上に第１の金属２例えばＴｉ／Ａｕを５００人／
１０００人蒸着により形成する（第１図（ａ））。次に
７オトレジスト３を用いて所望の配線パターン４を抜き
パターンで形成する（第１スル））。その後、電解メッ
キでＡｕを前記配線パターン４内部に形成する（第１図
（Ｃ））。次いで、前記フォトレジスト３上詮よびＡｕ
メツキロ上全面に第２の金属６例えばＴｉ／ＡＱを２０
ｏ人／３００人蒸着により形成する（第１図（ｄ））。
１０００人蒸着により形成する（第１図（ａ））。次に
７オトレジスト３を用いて所望の配線パターン４を抜き
パターンで形成する（第１スル））。その後、電解メッ
キでＡｕを前記配線パターン４内部に形成する（第１図
（Ｃ））。次いで、前記フォトレジスト３上詮よびＡｕ
メツキロ上全面に第２の金属６例えばＴｉ／ＡＱを２０
ｏ人／３００人蒸着により形成する（第１図（ｄ））。
その後リフトオフ法によりフォトレジスト３上の第２の
金属６を除去する（第１図（ｅ））。最後に、メッキ電
極用の第１の金属２の配線パターン４以外をイオンミリ
ングおよびＣＦ４ＲＩＥにより除去し、メッキ配線７を
形成する（第１図（ｆ））。次に表面保護膜８例えばＳ
１０２を８０００八形成する（第１図（ｑ））。
金属６を除去する（第１図（ｅ））。最後に、メッキ電
極用の第１の金属２の配線パターン４以外をイオンミリ
ングおよびＣＦ４ＲＩＥにより除去し、メッキ配線７を
形成する（第１図（ｆ））。次に表面保護膜８例えばＳ
１０２を８０００八形成する（第１図（ｑ））。
メッキ配線上部に第２の金属を形成することにより、表
面保題膜との密着性が向上する。第３図（ａ）、 （ｂ
）はメッキ配線金属表面に第２の金属がない場合（＝）
および有る場合（ｂ）、パターン幅の異なる配線上へ保
護膜を形成した時の断面構造図である。
面保題膜との密着性が向上する。第３図（ａ）、 （ｂ
）はメッキ配線金属表面に第２の金属がない場合（＝）
および有る場合（ｂ）、パターン幅の異なる配線上へ保
護膜を形成した時の断面構造図である。
パターン幅は、イの配線が５μｍ、口の配線が２０μｍ
、ハの配線が７０μｍである。第３図より、メッキ配線
表面に第２の金属が無いと、２０μｍ幅のパターンで保
ＭＲＭの浮きが見られ、７０μｍになるとはがれてしま
う。しかし表面に第２の金属があると、７０μｍにおい
ても浮きやはがれといった現象は見られない。
、ハの配線が７０μｍである。第３図より、メッキ配線
表面に第２の金属が無いと、２０μｍ幅のパターンで保
ＭＲＭの浮きが見られ、７０μｍになるとはがれてしま
う。しかし表面に第２の金属があると、７０μｍにおい
ても浮きやはがれといった現象は見られない。
本実施列では第２の金属１ｃＴｉ／Ａｎを用いて説明し
たが、第２の金属はこれに限らず、Ｔｉ、Ａｎ。
たが、第２の金属はこれに限らず、Ｔｉ、Ａｎ。
Ｎｉのいずれかの金属またはいずれかの金属の徂み合せ
であればよい。また他の金属でＡｕおよび絶縁膜との密
着性の良い金属であれば同でもよい、。
であればよい。また他の金属でＡｕおよび絶縁膜との密
着性の良い金属であれば同でもよい、。
発明の効果
以上述べてきたように、本発明によれば、Ａｕメッキ配
線パターン上に絶縁膜と密着性の良い金属を形成するこ
とにより、配線上に形成される保護膜や層間絶縁膜との
密着性が向上され、配＠１の広い配線上でも絶縁膜のは
がれや浮きのない嘆が容易忙形成できる。
線パターン上に絶縁膜と密着性の良い金属を形成するこ
とにより、配線上に形成される保護膜や層間絶縁膜との
密着性が向上され、配＠１の広い配線上でも絶縁膜のは
がれや浮きのない嘆が容易忙形成できる。
第１図（ａ）〜（ｑ）は本発明の一実施例における半導
体装置の製造方法を示す工程断面図、第２図＜ａ）〜（
ａ）、（ｂ） （・）は従来の型遣方法を示す工程、断面図、第３１に
【本実施例と従来例の比較断面図である。 １ ・・・・基板、２・・・・・第１の金属、３・・・
・・・フォトレジスト、４・・・・・配線パターン、５
・・・・・Ａｕ メッキ、６・・・・・・第２の金拠、
７・・・・・・メッキ配線、８・・・・・・表面保護膜
っ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２−
−−ブーの９４ θ ６−ブ２シξ柊 ！ 第１図 δ−・−ｆＫ面外護、！ｌ！叉 第２図
体装置の製造方法を示す工程断面図、第２図＜ａ）〜（
ａ）、（ｂ） （・）は従来の型遣方法を示す工程、断面図、第３１に
【本実施例と従来例の比較断面図である。 １ ・・・・基板、２・・・・・第１の金属、３・・・
・・・フォトレジスト、４・・・・・配線パターン、５
・・・・・Ａｕ メッキ、６・・・・・・第２の金拠、
７・・・・・・メッキ配線、８・・・・・・表面保護膜
っ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名２−
−−ブーの９４ θ ６−ブ２シξ柊 ！ 第１図 δ−・−ｆＫ面外護、！ｌ！叉 第２図
Claims (2)
- （１）基板上全面にＡｕメッキ電極となる第１の金属を
形成する工程と、フォトレジストを用いて所望の配線パ
ターンを抜きパターンで形成する工程と、メッキにより
前記フォトレジストパターン開口部にＡｕをメッキする
工程と、前記フォトレジストおよびＡｕメッキ上全面に
第２の金属を形成する工程と、前記フォトレジスト上の
前記第２の金属をリフトオフにより除去する工程と、配
線パターン部以外の前記第１の金属を除去する工程から
なる半導体装置の製造方法。 - （２）第２の金属が、Ｔｉ、Ａｌ、Ｎｉのいずれかおよ
びこれらの金属の組み合せからなる特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136486A JPS63161646A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31136486A JPS63161646A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161646A true JPS63161646A (ja) | 1988-07-05 |
Family
ID=18016277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31136486A Pending JPS63161646A (ja) | 1986-12-25 | 1986-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161646A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644047A (en) * | 1987-06-26 | 1989-01-09 | Toshiba Corp | Semiconductor device |
| JPH02265243A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | 多層配線およびその形成方法 |
| US5618753A (en) * | 1994-10-04 | 1997-04-08 | Nec Corporation | Method for forming electrodes on mesa structures of a semiconductor substrate |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504576A (ja) * | 1973-05-18 | 1975-01-17 | ||
| JPS5110064A (ja) * | 1974-07-11 | 1976-01-27 | Takao Nishikawa | Kokumotsusenbetsusochi |
| JPS53116789A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Production of metal wiring paths |
| JPS6014453A (ja) * | 1983-07-05 | 1985-01-25 | Fujitsu Ltd | 金属層パタ−ンの形成方法 |
-
1986
- 1986-12-25 JP JP31136486A patent/JPS63161646A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504576A (ja) * | 1973-05-18 | 1975-01-17 | ||
| JPS5110064A (ja) * | 1974-07-11 | 1976-01-27 | Takao Nishikawa | Kokumotsusenbetsusochi |
| JPS53116789A (en) * | 1977-03-22 | 1978-10-12 | Nec Corp | Production of metal wiring paths |
| JPS6014453A (ja) * | 1983-07-05 | 1985-01-25 | Fujitsu Ltd | 金属層パタ−ンの形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS644047A (en) * | 1987-06-26 | 1989-01-09 | Toshiba Corp | Semiconductor device |
| JPH02265243A (ja) * | 1989-04-05 | 1990-10-30 | Nec Corp | 多層配線およびその形成方法 |
| US5618753A (en) * | 1994-10-04 | 1997-04-08 | Nec Corporation | Method for forming electrodes on mesa structures of a semiconductor substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3844831A (en) | Forming a compact multilevel interconnection metallurgy system for semi-conductor devices | |
| US3890177A (en) | Technique for the fabrication of air-isolated crossovers | |
| JPS63161646A (ja) | 半導体装置の製造方法 | |
| JPH0513933A (ja) | プリント配線板の導体パターン及びその形成方法 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JP2950045B2 (ja) | 半導体装置の製造方法 | |
| JPS60153149A (ja) | 多層配線の形成方法 | |
| JPS63122248A (ja) | 半導体装置の製造方法 | |
| JPS63161644A (ja) | 半導体装置の製造方法 | |
| JPH118249A (ja) | 配線の製法 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JPH05218047A (ja) | 半導体装置の製造方法 | |
| JP3655902B2 (ja) | バンプを備えたウエハーの製造方法 | |
| JPS5867043A (ja) | 半導体装置の装造方法 | |
| KR930008868B1 (ko) | 다층상호 연결구조를 갖는 반도체장치와 그 제조 방법 | |
| JPS6379347A (ja) | 半導体装置の製造方法 | |
| JP2699498B2 (ja) | 半導体装置の製造方法 | |
| JPS62245650A (ja) | 多層配線構造体の製造法 | |
| JPH058573B2 (ja) | ||
| KR100258204B1 (ko) | 화합물 반도체 소자의 공중 배선 형성방법 | |
| JPS62249451A (ja) | 多層配線構造体の製造法 | |
| JPH0794514A (ja) | 半導体装置およびその製造方法 | |
| JPS5916362A (ja) | 半導体装置の製造方法 | |
| JPS6231117A (ja) | 半導体装置の製造方法 | |
| JPH0715909B2 (ja) | 半導体装置の製造方法 |