JPH02265243A - 多層配線およびその形成方法 - Google Patents

多層配線およびその形成方法

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JPH02265243A
JPH02265243A JP1087513A JP8751389A JPH02265243A JP H02265243 A JPH02265243 A JP H02265243A JP 1087513 A JP1087513 A JP 1087513A JP 8751389 A JP8751389 A JP 8751389A JP H02265243 A JPH02265243 A JP H02265243A
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layer wiring
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wiring part
forming
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修 工藤
Kenji Okada
賢治 岡田
Hiroshi Shiba
宏 柴
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多層配線およびその形成方法に関し、特に柱状
接続体を有する多層配線およびその形成方法に関する。
〔従来の技術〕
従来、多層配線の配線層と配線層間の接続は、眉間絶縁
膜に形成したスルーホールに、真空蒸着法又はスパッタ
法により導電物質を埋めることにより行なわれていたが
、微細化の進展につれて、スルーホール部での安定な結
線が困難となってきた。これを解決するために、予め下
層配線の接続部に柱（以下ピラーという）を形成し、上
層配線との接続を良好にするという提案がなされていた
。
〔発明が解決しようとする課題〕
上述した従来の多層配線におけるとラーの形成法は、第
３図及び第４図に示すように、例えば半導体基板１０１
上に第１の配線３０１を形成したのち、この第１の配線
３０１上に上層配線との結線のためのスルーホール３０
２の位置にピラー３０３を形成する。この際、目合せの
余裕および加工寸法精度のばらつきを補償するため、ス
ルーホール部の第１の配線３０１を太くする必要があり
、配線ピッチ（３Ｆ）が大きくなり、配線密度が低下す
るという欠点があった。
また最近金メッキを用いて、配線及びピラーを形成し配
線ピッチを縮小するという提案がケー・ヘイベル（に、
Ｈａｂｅｒ！ｅ）等によりブロシーデインダス　オブ　
ＩＥＥＥ　　Ｖ−ＭＩＣコンファレンス（Ｐｒｏｃｅｅ
ｄｉｎｇｓ　ｏｆ　ＩＦＩｌ！Ｅ　Ｖ−ＭｒＣＣｏｎｆ
ｅｒｅｎｃｅ）　１９８８年　１１７〜１２４頁になさ
れている。この方法は、第５図及び第６図に示す様に、
下位の第１の配線３０１の配線幅より大きいスルーホー
ル３０２Ａを形成し、金メッキ法で第１の配線３０１を
またぐようにピラー３０３Ａを形成するものである。
したがって、この方法によれば、第３図及び第４図に示
した従来のピラー形成法に比較して、より縮小した配線
ピッチ（２，５Ｆ）を実現できる。
しかしながら、この方法においても、目合せ位置ずれお
よびピラー形状の寸法のばらつきにより、隣接する配線
間が短絡する危険や、短絡に至らない場合でも接近して
配線間の容量を増大させる危険があるため、十分な配線
ピッチの縮小ができないという欠点をもっていた。
上述した従来の多層配線におけるピラーおよびその製造
方法に対し、本発明は、配線の長さ方向に自己整合的に
ピラーを形成するため、写真蝕刻法の限界値まで配線間
隔を縮小できる。したがって、本発明は、目合せ余裕、
加工寸法の誤差等による配線ピッチの拡大要因を全て排
除でき、純粋にリソグラフィの限界までの配線の高密度
化を実現できる。
〔課題を解決するための手段〕
本発明の多層配線は、基板上に形成された導電物質から
なる下層配線と上層配線と、該下層配線と上層配線を上
下に接続するための導電物質からなる柱状接続体とを含
む多層配線に於て、接続部における前記下層配線の側面
と前記柱状接続体の側面とが同一平面上に形成されてい
るものである。
丈な本発明の多層配線の形成方法は、基板の主表面に通
電層を形成する工程と、前記通電層上に第１のフォトレ
ジスト膜を形成したのちパターニングし配線用の溝を形
成する工程と、電解メッキ法により前記渦中に第１のフ
ォトレジスト膜厚より薄い下層配線を形成する工程と、
下層配線を含む全面に第２のフォトレジスト膜を形成し
たのち上層配線及び下層配線を接続する所望の位置に、
下層配線の表面が露出するようにかつ下層配線の幅より
大きく該第２のフォトレジスト膜に開口部を形成する工
程と、電解メッキ法により前記開口部内に柱状接続体を
形成する工程とを含んで構成される。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の一実施例を説明する
ための半導体チップの斜視図である。
まず第１図（ａ）に示すように、半導体基板１０１上に
所望の配線及びピラーをＡｕ電解メッキ法で形成するた
めの通電層として、スパッタ法によりＴｉＷ膜１０２及
びＡｕ膜１０Ｂを連続的に形成する。次に全面に厚さ２
．０μｍの第１のフォトレジスト膜１０４を形成したの
ちパターニングし、配線用の溝１０５を形成する。続い
てＡｕ電解メッキ法により膜厚０．８μｍの第１のＡｕ
配線１０６を形成する。
次に第１図（ｂ）に示すように、第２のフォトレジスト
膜１０７を全面に塗布し、再び写真蝕刻法を用いて、第
１のＡｕ配線１０６の表面が露出するように、かつ第１
のＡｕ配線の幅より大きいスルーホール１０８をこの第
２のフォトレジスト膜１０７に形成する。この場合、２
回目の写真蝕刻では、下地の第１のフォトレジスト膜１
０４の形状には影響を与えない材料・プロセスを選択す
る必要がある。
例えば、第１および第２のフォトレジスト膜１０４．１
０７として、ノボラック樹脂を主成分とするポジ形フォ
トレジストを用いた場合は、第１のフォトレジスト膜１
０４をプラズマ中で処理して硬化させた後に、第２のフ
ォトレジスト塗布工程へ進むことにより、第１のフォト
レジスト膜１０４の形状にはほとんど影響を与えずに第
２のフォトレジスト膜１０７を所望形状に形成できる。
次に再び人ｕメッキ法により、スルーホール部１０８に
第１のＡｕピラー１０９を０，８μｍの厚さに成長させ
る。この場合、第１のＡｕ配線１０６と第１のＡｕピラ
ー１０９の高さの和は１．６μｍとなる。第１のフォト
レジスト膜１０４の膜厚は２．０／１ｍであるので、第
１のＡｕピラー１０９の第１のＡｕ配線１０６の長さ方
向の側面は、第１のＡｕ配線１０６の側面と同一平面上
に形成される。すなわち、第２のフォトレジスト膜１０
７には第１のＡｕ配線１０６の幅より大きいスルーホー
ル１０８が形成されているにも拘らず、第１のＡｕ配線
１０６と自己整合的に第１のピラー１０９を形成するこ
とができる。
次に第１図（Ｃ）に示すように、第１および第２のフォ
トレジスト膜１０４，１．０７を除去した後、イオンミ
ーリング法により、Ａｕ膜１０３およびＴｉＷＪｌｉ１
０２をエツチング除去する。
次に第１図（ｄ）に示すように、層間絶縁膜としてシリ
コーン・ポリイミド膜（ＰＳＩ膜）１１０を全面に塗布
した後、全面エッチバック法により、０．２μｍの高さ
のピラー表面１０９Ａの頭出しを行なう。
次に第１図（ｅ）に示すように、同様な手順を繰り返す
ことにより第２のＡｕ配線１１２および第２のＡｕピラ
ー１１３を形成する。
この場合も、第２のＡｕ配線１１２の長さ方向に自己整
合的に第２のＡｕピラー１１３を形成できる。従って第
２図に示すように、第１のＡｕ配線１０６のピッチ（２
Ｆ）と同様に、第２のＡｕ配線１】−２のピッチも最小
にできる。
以上述べた手順は繰り返し採用できるため、任意の層数
の多層配線を最小ピッチ、即ち写真蝕刻の限界の最大密
度で実現することができる。
〔発明の効果〕
以上説明したように本発明は、上層配線と下層配線とを
接続する柱状接続体の下層配線との接続部における側面
を、下層配線の側面と同一平面上に形成することにより
、配線ピッチが写真蝕刻法の限界値まで小さくできる多
層配線を得ることができる。
と半導体チップの斜視図である。
１０１・・・半導体基板、１０２・・・ＴｉＷ膜、１０
３・・・Ａｕ膜、１０４・・・第１のフォトレジスト膜
、１０５・・・溝、１０６・・・第１のＡｕ配線、１０
７・・・第２のフォトレジスト膜、１０８・・・スルー
ホール、１０９・・・第１のＡｕピラー、１１０−ＰＳ
Ｉ膜、１１２・・・第２のＡｕ配線、１１３・・・第２
のＡｕピラー　３０１・・・第１の配線、３０２・・・
スルーホール、３０３・・・ピラー 代理人　弁理士　　内　原　　晋
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの半導体チップの斜視図、第２図は実施例の灯果を説
明するための第１のＡｕ配線の平面図、第３図と第４図
及び第５図と第６図はそれぞれ従来の多層配線を説明す
るための配線の平面図１０１　　＋碑律巻艮 （０乙　Ｔｉｅｌ’ｌ裏 ＋０１　　へ伏寝 ＋０４　　゛、ｆｆｉ＋リフォトしンＲｔ−１ｔ’良１
（Ｆｌ　　、１ｉ １０６声１０Ａｕ配県 ＩＯＴ　烹″ｌＯ虎トしンムし県鍾 １０６　　’ｔｔｂ−、ｔ−ｔ← １０ｑ　　素１０〜び〕− １１乙　　３ス’ＩＺＩ’）、へｄじ１を粱１１づ　ｍ
　乙昇勅び）− ）Ｉ凶 あ■ （σＭ ＡＩｉひ〕−長面 Ｐ５■侠 δＯ（ア（のり鼻 Ｉｒ　　乙ｔｕ　−Ａ−ｔＶ Ｏ５ いつ− １５因 上４囚

Claims (2)

    【特許請求の範囲】
  1. （１）基板上に形成された導電物質からなる下層配線と
    上層配線と、該下層配線と上層配線を上下に接続するた
    めの導電物質からなる柱状接続体とを含む多層配線に於
    て、接続部における前記下層配線の側面と前記柱状接続
    体の側面とが同一平面上に形成されていることを特徴と
    する多層配線。
  2. （２）基板の主表面に通電層を形成する工程と、前記通
    電層上に第１のフォトレジスト膜を形成したのちパター
    ニングし配線用の溝を形成する工程と、電解メッキ法に
    より前記溝中に第１のフォトレジスト膜厚より薄い下層
    配線を形成する工程と、下層配線を含む全面に第２のフ
    ォトレジスト膜を形成したのち上層配線及び下層配線を
    接続する所望の位置に、下層配線の表面が露出するよう
    にかつ下層配線の幅より大きく該第２のフォトレジスト
    膜に開口部を形成する工程と、電解メッキ法により前記
    開口部内に柱状接続体を形成する工程とを含むことを特
    徴とする多層配線の形成方法。
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