JPS6340344A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6340344A JPS6340344A JP18482186A JP18482186A JPS6340344A JP S6340344 A JPS6340344 A JP S6340344A JP 18482186 A JP18482186 A JP 18482186A JP 18482186 A JP18482186 A JP 18482186A JP S6340344 A JPS6340344 A JP S6340344A
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- layer wiring
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線構造を有する半導体装置に関し、特に
下層配線と上層配線の接続構造に関する。
下層配線と上層配線の接続構造に関する。
従来、多層配線構造を有する半導体装置においては、ス
ルーホール１個に付き一対の下層配線と上層配線とを電
気的に接続する構造となっていた。すなわち、第３図に
示すように絶縁膜２上に形成されていた下層配線３は、
層間絶縁膜４に形成されたスルーホール６Ａを介して上
層配線５に接続していた。
ルーホール１個に付き一対の下層配線と上層配線とを電
気的に接続する構造となっていた。すなわち、第３図に
示すように絶縁膜２上に形成されていた下層配線３は、
層間絶縁膜４に形成されたスルーホール６Ａを介して上
層配線５に接続していた。
上述した従来の多層配線構造に用いられるスルーホール
は、半導体装置の微細化及び高集積化が進むにつれて、
寸法が極めて微細かつ、高密度で使用されるようになっ
てきている。しかし、スルーホールの寸法が微細化すれ
ばする程、スルーホールの開口部が狭くなり、上層配線
層を被着する時にスルーホール部でのステップカバレッ
ジが悪化する傾向が現われてくる。
は、半導体装置の微細化及び高集積化が進むにつれて、
寸法が極めて微細かつ、高密度で使用されるようになっ
てきている。しかし、スルーホールの寸法が微細化すれ
ばする程、スルーホールの開口部が狭くなり、上層配線
層を被着する時にスルーホール部でのステップカバレッ
ジが悪化する傾向が現われてくる。
この現象は、層間膜厚と、スルーホール寸法が同程度、
すなわちアスペクト比が１以上になったときに顕著とな
ってくる。しかし、層間膜厚を薄くすると寄生容量が増
大し、半導体装置の性能の劣化及び、ピンホール等によ
る信頼性の低下を引き起こすため、層間膜はある程度以
下には薄くできない。
すなわちアスペクト比が１以上になったときに顕著とな
ってくる。しかし、層間膜厚を薄くすると寄生容量が増
大し、半導体装置の性能の劣化及び、ピンホール等によ
る信頼性の低下を引き起こすため、層間膜はある程度以
下には薄くできない。
本発明の目的は、スルーホールの寸法を小さくすること
なく、実効的にスルーホールの密度を増加させ集積度を
向上させた半導体装置を提供することにある。
なく、実効的にスルーホールの密度を増加させ集積度を
向上させた半導体装置を提供することにある。
本発明の半導体装置は、スルーホールにより下層配線と
上層配線とが接続されてなる多層配線構造を有する半導
体装置であって、少くとも１個の前記スルーホール内に
複数個の下層配線と上層配線の接続部をそれぞれ電気的
に分離して形成したものである。
上層配線とが接続されてなる多層配線構造を有する半導
体装置であって、少くとも１個の前記スルーホール内に
複数個の下層配線と上層配線の接続部をそれぞれ電気的
に分離して形成したものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図である。
Ａ−Ａ’線断面図である。
第１図（ａ）、（ｂ）において、半導体基板１上に形成
された絶縁膜２上には複数の下層配線３Ａ〜３Ｄが形成
されており、更にその上には眉間絶縁膜４を介して上層
配線５Ａ〜５Ｄが形成されている。そしてこの下層配線
と上層配線の複数の接続部は、スルーホール６内におい
て電気的に分離されて形成されている。すなわち、下層
配線３Ａ〜３Ｄと上層配線５Ａ〜５Ｄとの接続部Ａ〜Ｄ
は、１つのスルーホール６内に形成されている。
された絶縁膜２上には複数の下層配線３Ａ〜３Ｄが形成
されており、更にその上には眉間絶縁膜４を介して上層
配線５Ａ〜５Ｄが形成されている。そしてこの下層配線
と上層配線の複数の接続部は、スルーホール６内におい
て電気的に分離されて形成されている。すなわち、下層
配線３Ａ〜３Ｄと上層配線５Ａ〜５Ｄとの接続部Ａ〜Ｄ
は、１つのスルーホール６内に形成されている。
本実施例をより詳しく説明するために、本実施例の製造
方法について第２図（ａ）、（ｂ）を併、用して説明す
る。
方法について第２図（ａ）、（ｂ）を併、用して説明す
る。
まず、第２図（ａ）に示すように、シリコンからなる半
導体基板１上に５ｉ０２等からなる絶縁膜２とＡｔ’又
はＡｆ金合金らなる下層配線３Ａ〜３Ｄを形成する。
導体基板１上に５ｉ０２等からなる絶縁膜２とＡｔ’又
はＡｆ金合金らなる下層配線３Ａ〜３Ｄを形成する。
次に、第２図（ｂ）に示すように、眉間絶縁膜４及びス
ルーホール６を形成する。層間絶縁膜４は例えばプラズ
マ窒化膜等であり、スルーホールは所定の場所に運営の
フォトリソグラフ及びエツチング方法で形成する。例え
ば、エツチングは、パターンの形成されたレジストをマ
スクとじてＣＦ４＋０□の反応ガスを用いるプラズマ等
方性エツチング法と、ＣＦ４系ガスを用いるＲＩＥ異方
性エツチング法とを組み合わせた方法などで行なう。
ルーホール６を形成する。層間絶縁膜４は例えばプラズ
マ窒化膜等であり、スルーホールは所定の場所に運営の
フォトリソグラフ及びエツチング方法で形成する。例え
ば、エツチングは、パターンの形成されたレジストをマ
スクとじてＣＦ４＋０□の反応ガスを用いるプラズマ等
方性エツチング法と、ＣＦ４系ガスを用いるＲＩＥ異方
性エツチング法とを組み合わせた方法などで行なう。
次に、第１図（ａ＞、（ｂ）に示したように上層配線用
金属を被着したのち、上層配線のバターニングを行なう
。この工程により下層配線と上層配線との接続部Ａ〜Ｄ
がそれぞれ電気的に分離されてスルーホール６内に形成
される。
金属を被着したのち、上層配線のバターニングを行なう
。この工程により下層配線と上層配線との接続部Ａ〜Ｄ
がそれぞれ電気的に分離されてスルーホール６内に形成
される。
上記実施例の接続部を従来の構造で実施するためには、
４個のスルーホールが必要となり、スルーホールのサイ
ズを本実施例と同じ大きさとするならば約４倍の面積が
必要となる。また、スルーホールのサイズを小さくして
、本実施例と同等の面積に抑えようとするとスルーホー
ル部における上層配線のステップカバレッジが悪化し半
導体装置の信頼性は低下する。
４個のスルーホールが必要となり、スルーホールのサイ
ズを本実施例と同じ大きさとするならば約４倍の面積が
必要となる。また、スルーホールのサイズを小さくして
、本実施例と同等の面積に抑えようとするとスルーホー
ル部における上層配線のステップカバレッジが悪化し半
導体装置の信頼性は低下する。
以上説明したように本発明は、１個のスルーホール内に
、複数個の下層配線と上層配線の接続部をそれぞれ電気
的に分離して形成することにより、スルーホール部にお
ける上層配線層のステップカバレッジを悪化させること
なく、実効的にスルーホール密度を向上させることがで
きる効果があるので、集積度の向上した半導体装置が得
られる。
、複数個の下層配線と上層配線の接続部をそれぞれ電気
的に分離して形成することにより、スルーホール部にお
ける上層配線層のステップカバレッジを悪化させること
なく、実効的にスルーホール密度を向上させることがで
きる効果があるので、集積度の向上した半導体装置が得
られる。
第１図（ａ）、（ｂ）は本発明の一実施例のスルーホー
ル部の平面図及びＡ−Ａ’線断面図、第２図（ａ）、（
ｂ）は本発明の一実施例の製造方法を説明するための工
程順に示した断面図、第３図は従来の半導体装置のスル
ーホール部の断面図である。 １・・・半導体基板、２・・・絶縁膜、３．３Ａ、３Ｂ
、３Ｃ，３Ｄ・・・下層配線、４・・・層間絶縁膜、５
．５Ａ、５Ｂ、５Ｃ，５Ｄ・−・上層配線、６，６Ａ・
・・スルーホール、Ａ、Ｂ、Ｃ，Ｄ・・・接続部。 萼へ 第 １ 図 第２図
ル部の平面図及びＡ−Ａ’線断面図、第２図（ａ）、（
ｂ）は本発明の一実施例の製造方法を説明するための工
程順に示した断面図、第３図は従来の半導体装置のスル
ーホール部の断面図である。 １・・・半導体基板、２・・・絶縁膜、３．３Ａ、３Ｂ
、３Ｃ，３Ｄ・・・下層配線、４・・・層間絶縁膜、５
．５Ａ、５Ｂ、５Ｃ，５Ｄ・−・上層配線、６，６Ａ・
・・スルーホール、Ａ、Ｂ、Ｃ，Ｄ・・・接続部。 萼へ 第 １ 図 第２図
Claims (1)
- スルーホールにより下層配線と上層配線とが接続され
てなる多層配線構造を有する半導体装置において、少く
とも１個の前記スルーホール内には、複数個の下層配線
と上層配線の接続部がそれぞれ電気的に分離されて形成
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482186A JPH0680735B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482186A JPH0680735B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6340344A true JPS6340344A (ja) | 1988-02-20 |
| JPH0680735B2 JPH0680735B2 (ja) | 1994-10-12 |
Family
ID=16159878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18482186A Expired - Lifetime JPH0680735B2 (ja) | 1986-08-05 | 1986-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680735B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007043340A1 (en) * | 2005-10-14 | 2007-04-19 | Ricoh Company, Ltd. | Semiconductor device |
-
1986
- 1986-08-05 JP JP18482186A patent/JPH0680735B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007043340A1 (en) * | 2005-10-14 | 2007-04-19 | Ricoh Company, Ltd. | Semiconductor device |
| JP2007109920A (ja) * | 2005-10-14 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
| US7986028B2 (en) | 2005-10-14 | 2011-07-26 | Ricoh Company, Ltd. | Semiconductor device having metal thin film resistance element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680735B2 (ja) | 1994-10-12 |
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