JPH0267730A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0267730A JPH0267730A JP22010188A JP22010188A JPH0267730A JP H0267730 A JPH0267730 A JP H0267730A JP 22010188 A JP22010188 A JP 22010188A JP 22010188 A JP22010188 A JP 22010188A JP H0267730 A JPH0267730 A JP H0267730A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に配線構造に関する。
従来の半導体装置の配線構造は、同一配線層レベルにあ
る配線の膜厚がプロセス設計上に全て等しくなっていた
。第３図は、従来の半導体装置の配線構造を説明するた
めの半導体チップの断面図である。第３図は単層配線構
造を示しており、半導体素子を形成した半導体基板３１
上に素子電極部を開孔した絶縁膜３２を形成し、その表
面に同じ厚さの配線３３−１．３３−２が設けられてい
る。
る配線の膜厚がプロセス設計上に全て等しくなっていた
。第３図は、従来の半導体装置の配線構造を説明するた
めの半導体チップの断面図である。第３図は単層配線構
造を示しており、半導体素子を形成した半導体基板３１
上に素子電極部を開孔した絶縁膜３２を形成し、その表
面に同じ厚さの配線３３−１．３３−２が設けられてい
る。
上述した従来の半導体装置は、同一配線層レベルにある
配線の膜厚が設計上等しくなっているので、配線膜厚を
容易に厚くすることのできない微細な配線パターンを設
けた配線層レベルにおける定電圧を素子に供給するため
の電源配線等の大電流を流す配線は、配線自身のもつ抵
抗による電圧降下やエレクトロマイグレーションによる
断線等を防ぐために、配線幅を広くとらなければならず
、チップ面積の増加及び配線容量が増加するという欠点
がある。
配線の膜厚が設計上等しくなっているので、配線膜厚を
容易に厚くすることのできない微細な配線パターンを設
けた配線層レベルにおける定電圧を素子に供給するため
の電源配線等の大電流を流す配線は、配線自身のもつ抵
抗による電圧降下やエレクトロマイグレーションによる
断線等を防ぐために、配線幅を広くとらなければならず
、チップ面積の増加及び配線容量が増加するという欠点
がある。
本発明の目的は、配線容量とチップ面積を小さくできる
配線をもった半導体装置を提供することにある。
配線をもった半導体装置を提供することにある。
本発明の半導体装置は、第１導体層上にこれと異方性エ
ツチングに対して選択性のある第２導体層をＭ層してな
る２廖膜配線と、前記２ＭＭ配線を重ねた構造の４層膜
配線とが同一配線層レベルに設けられているというもの
である。
ツチングに対して選択性のある第２導体層をＭ層してな
る２廖膜配線と、前記２ＭＭ配線を重ねた構造の４層膜
配線とが同一配線層レベルに設けられているというもの
である。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は、本発明の一実施例をその製造
工程に沿って説明するための半導体チップの断面図であ
る。
工程に沿って説明するための半導体チップの断面図であ
る。
まず、第１図（ａ）に示すように、半導体素子を形成し
たシリコンからなる半導体基板１１上に素子電極部（図
示しない）を開孔した酸化シリコンからなる絶縁膜１２
を形成し、その表面に厚さ０．５μｍ〜１．Ｏｕ、ｍの
第１導体層１３ａを被着させ、次に前記第１導体層とエ
ツチング選択性を持つ第２導体層１３ｂを厚さ０．１μ
ｍ程度被着させる。さらに前記第１導体層１３ａと等し
い材質の第３導体層１３ｃと前記第２導体層１３ｂと等
しい材質の第４導体！１３ｂを被着させる。
たシリコンからなる半導体基板１１上に素子電極部（図
示しない）を開孔した酸化シリコンからなる絶縁膜１２
を形成し、その表面に厚さ０．５μｍ〜１．Ｏｕ、ｍの
第１導体層１３ａを被着させ、次に前記第１導体層とエ
ツチング選択性を持つ第２導体層１３ｂを厚さ０．１μ
ｍ程度被着させる。さらに前記第１導体層１３ａと等し
い材質の第３導体層１３ｃと前記第２導体層１３ｂと等
しい材質の第４導体！１３ｂを被着させる。
第１導体層１３ａ及び第３導体Ｍｌ １３ ｃには、例
えばアルミニウムを、第２導体層１３ｂ及び第４導体層
１３ｄには例えばチタンを用いる。
えばアルミニウムを、第２導体層１３ｂ及び第４導体層
１３ｄには例えばチタンを用いる。
次に、第１図（ｂ）に示すように、第４導体層１３ｄを
ＣＦ４による異方性エツチングにより、配線膜厚を厚く
する配線部に残してパターニングする。次に、第１図（
Ｃ）に示すように、前記第４導体層１３ｄを含む全配線
部をフォトレジスタでバターニングし、第３導体層１３
ｃをＣＣｌ４により異方性エツチングした後、ＣＦ４に
より第２導体層１３ｂを異方性エツチングする。
ＣＦ４による異方性エツチングにより、配線膜厚を厚く
する配線部に残してパターニングする。次に、第１図（
Ｃ）に示すように、前記第４導体層１３ｄを含む全配線
部をフォトレジスタでバターニングし、第３導体層１３
ｃをＣＣｌ４により異方性エツチングした後、ＣＦ４に
より第２導体層１３ｂを異方性エツチングする。
次に゛、第１図（ｄ）に示すように、第３導体層１３Ｃ
及び第１導体１３ａに対してＣＣｌ４により全面異方性
エツチングすると、第２導体層１３ｂ及び第４導体層１
３ｄがマスクとなり、膜厚の異なる２層膜配線１４−１
．１４−２及び４層膜配線１５が形成される。
及び第１導体１３ａに対してＣＣｌ４により全面異方性
エツチングすると、第２導体層１３ｂ及び第４導体層１
３ｄがマスクとなり、膜厚の異なる２層膜配線１４−１
．１４−２及び４層膜配線１５が形成される。
電流容量を大きくしなければならない電源配線等に４層
膜配線を使用すれば、配線幅は従来の約半分でよいこと
になる。
膜配線を使用すれば、配線幅は従来の約半分でよいこと
になる。
第２図（ａ）は、本発明の第２の実施例を示す半導体チ
ップの平面模式図、第２図（ｂ）は第２図（ａ＞のＡ−
Ａ’線断面図である。
ップの平面模式図、第２図（ｂ）は第２図（ａ＞のＡ−
Ａ’線断面図である。
製造方法は第１の実施例と同じであるが、この実施例で
は、配線領域を膜厚の厚い配線２５−１．２５−２で形
成し、微細パターンを必要とする素子電極２６の引出部
には膜厚の薄い配線２４−１〜２４−４を使用している
。
は、配線領域を膜厚の厚い配線２５−１．２５−２で形
成し、微細パターンを必要とする素子電極２６の引出部
には膜厚の薄い配線２４−１〜２４−４を使用している
。
電流容量と微細パターンの両方の条件を一つの配線で実
現できる点に特色がある。
現できる点に特色がある。
以上説明したように本発明は、同一配線層レベルに異な
る膜厚の配線を設けることにより、電源配線等の大電流
を流す配線の配線幅の増加を抑え、半導体装置のチップ
面積及び配線容量を低減できる効果がある。
る膜厚の配線を設けることにより、電源配線等の大電流
を流す配線の配線幅の増加を抑え、半導体装置のチップ
面積及び配線容量を低減できる効果がある。
例をその製造方法に沿って説明するための工程順に配置
した半導体チップの断面図、第２図（ａ）は第２の実施
例を示す半導体チップの平面模式図、第２図（ｂ）は第
２図（ａ）のＡ−Ａ’線断面図、第３図は従来の配線構
造を示す半導体チップの断面図である。
した半導体チップの断面図、第２図（ａ）は第２の実施
例を示す半導体チップの平面模式図、第２図（ｂ）は第
２図（ａ）のＡ−Ａ’線断面図、第３図は従来の配線構
造を示す半導体チップの断面図である。
１１．２１．３１・・・半導体基板、１２，２２゜３２
・・・絶縁膜、３３−１．３３−２・・・配線、１３ａ
、２３ａ・＝第１導体層、１３ｂ、２３ｂ、、、第２導
体層、１３ｃ、２３Ｃ・・・第３導体層、１３ｄ。
・・・絶縁膜、３３−１．３３−２・・・配線、１３ａ
、２３ａ・＝第１導体層、１３ｂ、２３ｂ、、、第２導
体層、１３ｃ、２３Ｃ・・・第３導体層、１３ｄ。
２３ｄ・・・第４導体層、１４−１．１４−２．２４−
１〜２４−４・・・２層膜配線、１５．２５−１゜２５
−２・・・４層膜配線、２６・・・素子電極、２７・・
・コンタクト孔。
１〜２４−４・・・２層膜配線、１５．２５−１゜２５
−２・・・４層膜配線、２６・・・素子電極、２７・・
・コンタクト孔。
Claims (1)
- 第１導体層上にこれと異方性エッチングに対して選択
性のある第２導体層を積層してなる２層膜配線と、前記
２層膜配線を重ねた構造の４層膜配線とが同一配線層レ
ベルに設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22010188A JPH0267730A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22010188A JPH0267730A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267730A true JPH0267730A (ja) | 1990-03-07 |
Family
ID=16745934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22010188A Pending JPH0267730A (ja) | 1988-09-01 | 1988-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172072A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-09-01 JP JP22010188A patent/JPH0267730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172072A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| US6060784A (en) * | 1995-12-18 | 2000-05-09 | Nec Corporation | Interconnection layer structure in a semiconductor integrated circuit device having macro cell regions |
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