JPH03265140A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置におけるバ・７ドおよび該バンド上に形成さ
れるバンプに関し。

パッドを表出する開口部における段差を小さくすること
を直接の目的とし。

半導体装置基板の一表面に形成された下部導電層パター
ンと、該下部導電層パターンとは選択的エツチングが可
能な材料から戊り且っ該下部導電層パターンを表出する
ようにして該半導体装置基板表面に形成された絶縁層と
、該下部導電層パターンと該絶縁層との間に設けられた
溝であって。

該半導体装置基板表面上において少なくとも該下部導電
層パターンを間にして対向する一対の溝または該下部導
電層パターンを包囲する単一の溝と。

線溝が設けられ該半導体装置基板表面上に形成された第
２の導電層から成り、該下部導電パターンと接触し且つ
該溝内および該絶縁層上乙こわたって延在する上部導電
層パターンとから成るバンドを備えるように半導体装置
を構成するか、あるいは。

半導体装置の端子を構成する下部導電層パターンを半導
体装置基板の一表面上に形成し、該下部導電層パターン
が形成された該半導体装置基板表面全体を覆う絶縁層を
形成し、該下部導電層パターン上に位置し且つ少なくと
も該半導体装置基板表面に沿った一方向における幅が該
方向において該下部導電層パターンが有する幅より大き
な領域における該絶縁層を表出する開口を有するレジス
ト層を該絶縁層上に形成し、該開口内に表出する該絶縁
層を選択的に除去して該下部導電層パターンを表出する
とともに該下部導電層パターンと該絶縁層との間に少な
くとも前記一方向において該下部導電層パターンを間に
して対向する一対の溝または該下部導電層パターンを包
囲する単一の溝を形成し、前記選択除去において残留す
る該絶縁層上の該レジスト層を除去したのち、該半導体
装置基板表面全体に第２の導電層を形成し、該第２の導
電層を選択的にエツチングして該下部導電層パターンに
対応し且つ少なくとも前記一方向において該溝内および
該絶縁層上にわたって延在する上部導電層パターンを形
成する諸工程を含むように半導体装置の製造方法を構成
する。

〔産業上の利用分野〕 本発明は、半導体装置におけるパッドおよび該バ・ノド
上に形成されるバンプに関する。

半導体装置の高集積化とともに、外部回路との接続端子
、すなわち、パッドやバンプの数が増加し、その結果５
　これらパッドやバンプも微細化される。一方、半導体
装置の高集積化にともなって多層配線が一般化し、絶縁
層の層数が増加する。

したがって、このようなパッドやバンプとワイヤその他
の外部接続手段とのボンディングの信頼性に関連して、
パッドやバンプ開口部周辺における段差を小さくするこ
とが必要とされるようになった。

〔従来の技術〕

従来のパッド形成方法を第４図を参照して説明する。

同図（ａｌに示すように、半導体装置基板１上に。

所望の形状および寸法の下部導電層パターン２を形成し
たのち、半導体装置基板１表面全体に９例えば厚さ１μ
ｍの眉間絶縁層３を堆積する。層間絶縁層３上にレジス
ト層４１を塗布したのち、レジスト層４１に、開口４Ａ
を形成する。開口４Ａは、下部導電層パターン２上にお
いて、下部導電層パターン２の端縁から距離Ｌ１だけ離
れた領域内に位置する。Ｌ＋は、下部導電層パターン２
と開口４Ａとの位置合わせ余裕分である。

次いで、開口４Ａ内に表出する眉間絶縁層３を選択的に
エツチング除去し、開口４Ａ内に下部導電層パターン２
を表出させたのち、レジスト層４１を除去する。半導体
装置基板１表面全体に９例えばスパッタリング法を用い
てタングステンシリサイド（ＷＳｉｚ）、チタン（Ｔｉ
）、金（Ａｕ）、チタン（Ｔｉ）を順次堆積して成る多
層膜５を、同図（ｂｌに示すように。

形成する。なお、多層膜５を構成する４０層のＮ厚は１
０００人程度とする。

次いで、多層膜５上にレジスト層４２を塗布したのち、
レジスト層４２に開口４Ｂを形成する。開口４Ｂは下部
導電層パターン２上に位置し、下部導電層パターン２と
ほぼ同寸法とする。開口４Ｂ内に表出する多層膜５の最
上層のＴｉ層を選択的に除去したのち１電気メツキ法を
用いて、開口４Ｂ内に表出する多層膜５表面に１例えば
金（Ａｕ）層を堆積し、同図（Ｃ）に示すように、上部
導電層パターン６を形成する。

次いで、同図（ｄｌに示すように、上部導電層パターン
６の周囲に表出する多層膜５を除去する。この除去はマ
スクを用いずに行う。すなわち、多層膜５を構成するＴ
ｉ層およびＷＳｉ２層は１例えばＣＦ４と０２との混合
ガスを用いるプラズマエツチングにより、Ａｕから成る
上部導電層パターン６とは選択的に除去する。また、多
層膜５を構成するＡｕ層はアルゴン（Ａｒ）ガスを用い
るスパッタエツチングにより、下地のＴｉ層が表出する
までエツチングする。

なお、このエツチングにおいて、上部導電層パターン６
は、上記Ａｕ層の層厚に相当する厚さが減少する。

以上により、下部導電層パターン２と上部導電層パター
ン６とから戒るパッドが形成される。次いで、同図（ｅ
ｌに示すように、半導体装置基板１表面に厚さ約３μｍ
の保護絶縁層７を堆積し、保護絶縁層７に開ロアＡを形
成する。開ロアＡは、上部導電層パターン６上において
上部導電層パターン６の端縁から距ＭＬ２だけ離れた領
域内に位置する。

Ｌ２は、上部導電層パターン６と開ロアＡとの位置合わ
せ余裕分である。

次に、上記のようにして形成されたバンド上にバンプを
形成する従来の方法を、第５図を参照して説明する。

前記第４図（ａのようにして上部導電層パターン６が形
成された半導体装置基板１表面に、第５図（ａ）に示す
ように、レジスト層９を塗布したのち開口９Ａを形成す
る。開口９Ａは、上部導電層パターン６上において層間
絶縁層３による段差の生じていない領域内に位置するよ
うに形成する。

次いで、電気メツキ法を用いて、開口９Ａ内に表出する
多層膜５表面に９例えば厚さ約２５μｍの金（Ａｕ）層
を堆積し、第２図（ｂｌに示すように、バンプ１０を形
成する。レジスト層９を除去したのち、上部導電層パタ
ーン６から表出する多層膜５を除去する。多層膜５の除
去は前記バ・ノドの形成と同様にして行う。

〔発明が解決しようとする課題〕

第４図に示すように、従来の方法ムこよって形成された
バンドにおいては、下部導電層パターン２と上部導電層
パターン６とから成るパッド部には。

段差Ａが存在する。段差Ａの大きさは９層間絶縁層３の
層厚と保護絶縁層７の層厚の和に相当する。

したがって、多層配線の層数が増加すると１層間絶縁層
の層厚が加わって９段差Ａはますます大きくなる。なお
９層間絶縁層の層厚の増加は、上部導電層パターン６表
面の段差Ａ、を増大させる場合。

保護絶縁層７による段差Ａ２を増大させる場合のいずれ
も起こり得る。

上記のようにして、外部接続のためのワイヤがボンディ
ングされるパッド表面と周囲の絶縁層表面との間に大き
な段差Ａが生している場合、第４図（ｆ）に示すように
、ワイヤ８が保護絶縁層７を巻き込み、正常なボンディ
ングが行われない。すなわち、上部導電層パターン６と
ワイヤ８との接触面積が小さくなり、これらの接続部に
おける抵抗の増大を招く。あるいはワイヤ８の接着強度
が低下し１人的あるいは熱歪による引張力によってワイ
ヤ８が剥離してしまう。甚だしい場合には、ワイヤ８が
ボンディングされないことも生しる。

また、上記従来の方法によりバンド上にバンプを形成す
る場合、第５図（Ｃ１に示すように、バンプ１０は、上
部導電層パターン６表面の段差の内側に形成しなくては
ならない。すなわち、上部導電層パターン６の端縁から
距離Ｃの領域は、有効に使用されない。これは、バンプ
１０は１通常、平板状の外部接続リードに圧着して接続
されるため、平坦な表面を有している必要があるためで
ある。

したがって、外部接続リードとの間に所定接触面積を確
保するために必要なバンプ１０表面の寸法りを小さくす
ることができないとすれば、下部導電層パターン２の寸
法から大きく設計しておかねばならない。すなわち、半
導体装置の高集積化に対応してバンドの配列ピッチを縮
小することに対して限界があった。

また、第５図（ａｌに示したレジスト層９に設けられる
開口９Ａの位置が上部導電層パターン６に対してずれを
生した場合、第５図（ｄ＋に示すように、バンプ１０が
上部導電層パターン６表面の段差を横切って形成される
ことになる。その結果、バンプ１０上にも段差Ｅが生し
てしまい、外部接続リードとの接触に必要な面積の平坦
表面が得られなくなる。

多層配線の層数が増加し、眉間絶縁層の層厚が大きくな
った場合、上記段差Ｅが大きくなることはパッドの場合
と同様である。

本発明は、上記従来の問題点に鑑み、配列ピンチを拡大
することなく、所定面積の平坦なパッドおよびバンプを
形成可能とすることを目的とする。

〔課題を解決するための手段〕

上記目的は、半導体装置基板の一表面に形成された下部
導電層パターンと、該下部導電層パターンとは選択的エ
ツチングが可能な材料から成り且つ該下部導電層パター
ンを表出するようにして該半導体装置基板表面に形成さ
れた絶縁層と、該下部導電層パターンと該絶縁層との間
に設けられた溝であって、該半導体装置基板表面上にお
いて少なくとも該下部導電層パターンを間にして対向す
る一対の溝または該下部導電層パターンを包囲する単一
の溝と、線溝が設けられ該半導体装置基板表面上に形成
された第２の導電層から成り、該下部導電パターンと接
触し且つ該溝内および該絶縁層上にわたって延在する上
部導電層パターンとから成るバンドを備えたことを特徴
とする本発明に係る半導体装置、および、半導体装置の
端子を構成する下部導電層パターンを半導体装置基板の
一表面上に形成する工程と、該下部導電層パターンが形
成された該半導体装置基板表面全体を覆う絶縁層を形成
する工程と、該下部導電層パターン上に位置し且つ少な
くとも該半導体装置基板表面に沿った一方向における幅
が該方向において該下部導電層パターンが有する幅より
大きな領域における該絶縁層を表出する開口を有するレ
ジスト層を該絶縁層上に形成する工程と、該開口内に表
出する該絶縁層を選択的に除去して該下部導電層パター
ンを表出するとともに該下部導電層パターンと該絶縁層
との間に少なくとも前記一方向において該下部導電層パ
ターンを間にして対向する一対の溝または該下部導電層
パターンを包囲する単一の溝を形成する工程と、前記選
択除去において残留する該絶縁層上の該レジスト層を除
去したのち。

該半導体装置基板表面全体に第２の導電層を形成する工
程と、該第２の導電層を選択的にエツチングして該下部
導電層パターンに対応し且つ少なくとも前記一方向にお
いて該溝内および該絶縁層上にわたって延在する上部導
電層パターンを形成する工程とを含むことを特徴する本
発明に係る半導体装置の製造方法によって遠戚される。

Ｃ作　用〕 第１図は本発明の原理説明図であって２幅Ｈの溝２１が
設けられた基板２０の表面に、パッドを形成するＡｕの
ような導電層１１を５例えば電気メツキのような等方性
の成長が行われる方法によって堆積する場合、導電層１
１の成長は、基板２０表面に垂直方向の成長速度ＦＩ＋
溝２１の側面に垂直方向の成長速度ｈ＋溝２１の底面に
垂直方向の成長速度Ｆ３が等しく進行する。例えば、導
電層１１を電気メツキにより成長させる場合、基板２０
表面に設けられたメツキ電極となる多層膜５として１層
厚が共に１０００人であるｗＳｉｚ層とＡｕ層を用いる
とすると、電流密度力０．１〜１００ｍＡの範囲におい
て１等方性が戒り立つ。

上記等方向成長を続け、溝２１の対向する側面における
導電層１１の層厚がＨ／２以上となると、溝２１内は導
電層１１により埋められ、そののちは、基板２０表面に
対して垂直方向の成長のみとなる。このとき、導電層１
１の表面１２に現れる段差Ｊは、基板２０表面と溝２１
の底面との段差に比べて極めて小さく、さらに導電層１
１の成長を続けると、ついには消滅する。このように、
基板２０表面における導電層１１の層厚Ｇが、溝２１の
幅Ｈの１／２以上となった時点で、導電層１１表面の平
坦性が著しく向上される。

上記原理にもとづき、パッドの下部導電層パターンとそ
の周囲の絶縁層との間に溝を設けておき上部導電層パタ
ーンを、この溝を横切って、下部Ｒ電層パターン上から
絶縁層上に延在するように成長させると１段差のない平
坦な表面を有する上部導電層パターンが形成される。こ
の場合、下部導電層パターンを、上部導電層パターンが
周囲の絶縁層上へ延伸する部分を見込んで、あらかじめ
小さい寸法に形成しておくことにより、バンドの配列ビ
・ノチにはなんらの影響も与えないようにすることがで
きる。

このように、バンド部分には１周囲の絶縁層による段差
が現れず、パッド形成後に堆積される保護層の段差（第
４図におけるＡｍ）のみとなる。このことは、多層配線
において、上部導電層パターンの層数が増加しても同様
である。また、上部導電層パターン上に形成されるバン
プにも実質的に段差が生じない。

［実施例］ 以下本発明の実施例を図面を参照して説明する。

以下の図面において、既掲の図面におけるのと同し部分
には同一符号を付しである。

第２図は本発明の一実施例の工程説明図であって５例え
ば集積回路（図示省略）が形成された半導体装置基板１
の表面に、スパッタリング等の周知の方法により厚さ１
μｍのＡｕ層を堆積し、これをレジストマスクおよびア
ルゴンガスを用いる周知のリソグラフ技術によってパタ
ーンニングして同図（ａ）に示すように、前記Ａｕ層か
ら戒る下部導電層パターン２２を形成する。

次いで、半導体装置基板１表面全体に５例えばＳｉＯ□
から成る層間絶縁層３を堆積する。層間絶縁層３は１通
常の半導体装置の製造工程において形成されるものであ
って１本発明において特別に導入れれるものではないが
、下部導電層パターン２２と等しい層厚を有しているこ
とが望ましい。そののち１層間絶縁層３上にレジス）４
１を塗布し、これを周知のリングラフ技術によってパタ
ーンニングして、開口４Ｃを形成する。開口４Ｃは、下
部導電層パターン２２上の全領域と、少なくとも半導体
装置基板１表面上の一方向における下部導電層パターン
２２の両端縁から下部導電層パターン２２の外部に向か
ってそれぞれ距離に１だけ離れた領域を含むように位置
する。　前記原理説明から明らかなように＋　Ｋｌの値
は、後述する上部導電層パターン２６の層厚の１７２以
下に設定される。なお、以下においては、開口４Ｃが下
部導電層パターン２２の全端縁から距離に１だけ離れた
領域を含む場合を想定して説明する。

次いで、開口４Ｃ内に表出する眉間絶縁層３を除去し、
下部導電層パターン２２を表出させる。この除去は、半
導体装置基板１および下部導電層パターン２２との選択
比が大きい方法を用いて行う。例えば２層間絶縁層３が
５ｉＯｚ／ＳＯＧ　（スピンオングラス）／ＳｉＯ□の
ような積層膜である場合には、ＣＦ４またはＣＨＦ、を
用いる周知のプラズマエツチング法を適用することがで
きる。その結果、同図（ｂ）に示すように、下部導電層
パターン２２と層間絶縁Ｎ３との間に１幅に＋の溝２１
形成される。

次いで前記レジスト層４１を除去したのち、半導体装置
基板１表面全体に１例えば周知のスパッタリング法を用
いてＩ　ＷＳｉｚｊｉｉ、Ｔｉ層、　Ａｕ層およびＴｉ
層を順次堆積して成る多層膜５を形成する。上記ＷＳｉ
ｚ層およびＡｕ層の層厚は約１０００人５両Ｔｉ層の層
厚は約５０人である。多層膜５は後述する上部導電層パ
ターン２６を形成する際のメツキ電極となるものである
が、そのうちのＷＳｉ２層は、溝２１内に表出する半導
体装置基板１とＡｕから成る後述する上部導電層パター
ン２６との相互拡散を防止するためのバリヤ層として、
下部Ｔｉ層はＡｕ層の接着力向上を目的として、　Ａｕ
層は上部導電層パターン２６戒長基体として、上部Ｔｉ
ＮはＡｕ層と後述するレジスト層４２との接着力向上を
目的として機能する。多層膜５の構成として、ともに１
０００人程度０層厚のＴｉ層とＰｄ層から成る多層膜、
あるいは、　Ｔｉ／Ｐｔ／Ａｕ／Ｔｉ（各々の層厚は５
０人／１０００　人／１０００　人７５０　人）から成
る多層膜を用いてもよい。

次いで、半導体装置基板１全面にレジスト層４２を塗布
し、これを周知のリソグラフ技術によってパターンニン
グし、開口４Ｄを形成する。開口４Ｄは。

下部導電層パターン２２上の全領域とａ２１．および溝
２１の端縁から層間絶縁Ｎ３上に向かって離に２までの
領域を含むように位置する。そののち、開口４Ｄ内に表
出する多層膜５における上部Ｔｉ層を選択的に除去する
。この除去は、ＣＦ、と０２の混合ガスを用いる周知の
プラズマエツチングにより行えばよい。

次いで、上記Ｔｉ層の除去により表出したＡｕ層上に、
多層膜５を電極とする電気メツキによりＡｕ層を堆積し
たのち、レジスト層４２を除去する。その結果、同図（
Ｃ）に示すように、上部導電層パターン２６が形成され
る。上記電気メツキにより堆積されるＡｕ層は、溝２１
の幅に、の１／２以上の層厚を有することは言うまでも
ない。例えば、上部導電層パターン２６の厚さが１μｍ
となるように形成される場合には、溝２１の幅に、の値
は２μｍ以下に設定される。このようにして、溝２１内
は上部導電層パターン２６によって埋められ、上部導電
層バク−７２６表面は平坦になる。なお１通常、上部導
電層パターン２６は、半導体装置基板１上における素子
形成領域に延伸する配線部分を有し、このＮ域に形成さ
れた半導体素子に接続される。したがって、レジスト層
４２には１間口４Ｄとともに、上記配線の延伸部分に対
応する図示しない開口が設けられる。

次いで９例えばポリイミドあるいはｐｓｃ　＜ｐ珪酸ガ
ラス）から成る厚さ約２μｍの保護絶縁層７を。

同図（ｄ）に示すように、半導体装置基板１上に形成し
、これを周知のりソゲラフ技術によってパターンニング
して開ロアＢを形成する。開ロアＢは、上部導電層パタ
ーン２６の眉間絶縁層３上に延在する領域を位置合わせ
余裕分として有するようにして。

上部導電層パターン２６上に位置する。同図から分かる
ように、開ロアＢ内に表出する上部導電層パターン２６
表面と保護絶縁層７表面との段差Ｎは、保護絶縁層７の
層厚のみによって決る。したがって多層配線にともなう
層数の増加により層間絶縁層３の層厚が大きくなっても
、上部導電層パターン２６表面には段差が生じない。す
なわち、上記開ロアＢの位置合わせ余裕分以外の領域に
おける上部導電層パターン６はすべて有効にボンディン
グに利用することが可能となる。

上記本発明の構造における段差Ｎは、第４図に示す従来
の構造における段差Ａに比べて小さく。

パ・７ドにワイヤをボンディングする際における保護絶
縁層７の前記巻き込みを回避する上で効果が大きい。ま
た、上記本発明によれば、開ロアＢ内における上部導電
層パターン２６の有効面積が第４図に示す従来の構造に
比べて増大している。このことは、パッドに対するワイ
ヤのボンディングを容易にするばかりでなく、上記保護
絶縁層７の巻き込みを回避する上でも有効である。換言
すれば。

上部導電層パターン２６の有効面積を従来と同じとすれ
ば、パッドの面積を小さくしてもよいことになり、その
結果、パッドの配列ピッチが縮小可能であり、高密度集
積回路に適していることを意味する。

第３図は本発明の別の実施例の工程説明図であって、上
記のようにして形成された本発明のバンド上にバンプを
形成する場合の要部断面図である。

第２図ｔｃ）に示すように上部導電層パターン２６が形
成された半導体装置基板１表面に、レジスト層９を塗布
し、これを周知のリソグラフ技術によってパターンニン
グして、第３図（ａｌに示すように。

開口９Ｂを形成する。開口９Ｂは上部導電層パターン２
６上に位置し、後述するバンプ１３に対応する形状およ
び寸法を有する。

次いで、多層膜５を電極とする電気メツキ法により、開
口９Ｂ内に表出する上部導電層パターン２６上に、厚さ
約２５μｍのＡｕ層を堆積したのち、レジスト層９を除
去する。その結果、同図（ｂ）に示すように、上部導電
層パターン２６上に９例えば−辺の長さが○であるバン
プ１３が形成される。そののち上部導電層パターン２６
から表出する多Ｎ膜５を除去する。この除去は、第２図
の工程で説明した方法と同様である。

上部導電層パターン２６表面には段差がないため。

バンプ１０の寸法１例えば前記長さが０は、第５図ｆｃ
）に示す従来の構造におけるバンプ１０の寸法りに比べ
て大きく、また、前記レジスト層９における開口９Ｂの
位置ずれにより、第３図（Ｃ）に示すように。

バンプ１３の一部が前記溝２１上に位置するように形成
されても、上表面は平坦である。

さらに、上部導電層パターン２６表面の平坦性を維持す
るためには、前記４２１幅が上部導電層パターン２６の
層厚の１７２以下であることが必要であるが、上部導電
層パターン２６上にバンプ１３が形成される場合には、
この条件は必須ではない。すなわち、第３図（ｄ）に示
すように、前記溝２１の幅Ｐが上部導電層パターン２６
０層厚の２倍以上であり、その結果、前記溝２１近傍に
おける上部導電層パターン２６表面ムこ、眉間絶縁層３
の層厚に相当する段差による凹部が生していても、この
凹部の幅−一般に、上記溝２１の幅Ｐから上部導電層パ
ターン２６の層厚の２倍を差し引いた値に等しい−が、
バンプ１３の層厚の２倍以下であれば、換言すると、バ
ンプ１０の層厚が上記凹部の幅の１７２以上であれば。

第１図で説明した本発明の原理により、バンプ１３上表
面は平坦になる。通常、バンプ１３の層厚は２０μｍ以
上であるため、このような条件は容易に戒り立ち、溝２
１による段差は解消されてしまう。

〔発明の効果〕 本発明によれば、半導体装置基板表面におけるパッドの
配列ピッチを拡大することなく、また。

多層配線にともなう眉間絶縁層の増加に関わらず。

所要面積の平坦性なパッドおよびバンプを形成可能とな
り、高密度集積回路に対して高信頼性のボンディングを
可能とする効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図 第２図と第３図は本発明の実施例の工程説明図第４図と
第５図は従来の問題点説明図 である。 図において。 １は半導体装置基板。 ２と２２は下部導電層パターン。 ３は層間絶縁層、　　５は多層膜。 ６と２６は上部導電層パターン。 ７は保護絶縁層、　　８はワイヤ。 ９と４１と４２はレジスト層。 １０と１３はバンプ、　　　１１は導電層１２は表面、
　　２０は基板、　　２１は溝。 ４Ａと４Ｂと４Ｃと４Ｄと７Ａと７Ｂと９八と９Ｂは開
口である。 第１図 本発明の別の天弊例の工程詑＃４図 第　３　図 本発明の一実繁引の工程説明図 第２図 第４図〔Ｔの１）

Claims (1)

1. 【特許請求の範囲】 １、半導体装置基板の一表面に形成された下部導電層パ
   ターンと、 該下部導電層パターンとは選択的エッチングが可能な材
   料から成り且つ該下部導電層パターンを表出するように
   して該半導体装置基板表面に形成された絶縁層と、 該下部導電層パターンと該絶縁層との間に設けられた溝
   であって、該半導体装置基板表面上において少なくとも
   該下部導電層パターンを間にして対向する一対の溝また
   は該下部導電層パターンを包囲する単一の溝と、 該溝が設けられ該半導体装置基板表面上に形成された第
   ２の導電層から成り、該下部導電パターンと接触し且つ
   該溝内および該絶縁層上にわたって延在する上部導電層
   パターン とから成る端子を備えたことを特徴とする半導体装置。 ２、該第２の導電層が該溝の有する幅の１／２以上の層
   厚を有することを特徴とする請求項１記載の半導体装置
   。 ３、該半導体装置を外部端子に接続するためのバンプが
   該上部導電層パターン上に形成されていることを特徴と
   する請求項１記載の半導体装置。 ４、該第２の導電層は、該半導体装置基板に形成された
   半導体素子と該パッドとを接続する配線を構成している
   ことを特徴とする請求項１記載の半導体装置。 ５、該半導体装置基板と該第２の導電との相互拡散を阻
   止するためのバリヤ層が、該溝内に表出する該半導体装
   置基板表面と該上部導電層パターン間に設けられている
   ことを特徴とする請求項１記載の半導体装置。 ６、半導体装置の端子を構成する下部導電層パターンを
   半導体装置基板の一表面上に形成する工程と、 該下部導電層パターンが形成された該半導体装置基板表
   面全体を覆う絶縁層を形成する工程と、該下部導電層パ
   ターン上に位置し且つ少なくとも該半導体装置基板表面
   に沿った一方向における幅が該方向において該下部導電
   層パターンが有する幅より大きな領域における該絶縁層
   を表出する開口を有するレジスト層を該絶縁層上に形成
   する工程と、 該開口内に表出する該絶縁層を選択的に除去して該下部
   導電層パターンを表出するとともに該下部導電層パター
   ンと該絶縁層との間に少なくとも前記一方向において該
   下部導電層パターンを間にして対向する一対の溝または
   該下部導電層パターンを包囲する単一の溝を形成する工
   程と、 前記選択除去において残留する該絶縁層上の該レジスト
   層を除去したのち、該半導体装置基板表面全体に第２の
   導電層を形成する工程と、 該第２の導電層を選択的にエッチングして該下部導電層
   パターンに対応し且つ少なくとも前記一方向において該
   構内および該絶縁層上にわたって延在する上部導電層パ
   ターンを形成する工程とを含むことを特徴する半導体装
   置の製造方法。 ７、該溝を形成する工程と該第２の導電層を形成する工
   程との間に該半導体装置基板と該第２の導電層との相互
   拡散を阻止するバリヤ層を該半導体装置基板表面全体に
   形成する工程を含むことを特徴とする請求項６記載の半
   導体装置の製造方法。 ８、該半導体装置を外部端子に接続するためのバンプを
   該上部導電層パターン上に形成することを特徴とする請
   求項６記載の半導体装置の製造方法。