KR100350936B1 - 반도체 장치 - Google Patents

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마스다다카시
와타나베마코토
기쿠치마사요시
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시티즌 도케이 가부시키가이샤
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Abstract

반도체 장치의 볼록형 단자를 스퍼터링에 의해서 형성된 알루미늄층에 의해 구성하여, 그 높이를 다른 부분의 높이보다 충분히 높게 하고 또한 그 가장 돌출되는 단부면을 투명 도전막 등의 산화를 방지하는 도전막으로 피복한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
최근, 회로 기판에 전기적 및 기계적으로 접속 가능한 볼록형 단자(범프)가 마련된 표면 실장용의 반도체 장치가 많이 이용되고 있다.
이러한 종래의 반도체 장치에 있어서, 볼록형 단자의 구조 및 그 제조 방법을 도 14a 내지 도 14d를 참조하여 간단히 설명한다. 한편, 이들 도면은 단면도이지만, 단면을 나타내는 사선은 생략하였다.
도 14d는 완성된 반도체 장치의 볼록형 단자 부근의 단면을 나타낸다.
반도체 칩으로 절단되는 실리콘 웨이퍼(213)의 표면에, 반도체 장치 제작상 필요한 층인 선택 산화(LOCOS)막(204)이 마련되고, 그 위에 알루미늄층(702)이 형성되어 있다. 이 알루미늄층(702)은 반도체 장치 내의 배선 및 집적 회로에 외부로부터 전원 또는 신호를 입출력하기 위해서 필요한 층이다.
그 위에 실리콘 웨이퍼(213)의 전면(全面)을 덮는 절연 보호막인 패시베이션막(703)이 형성되어 있고, 그 알루미늄층(702) 상에 개구부(703a)가 형성되어 있다. 개구부(703a) 내의 알루미늄층(702)으로부터 그 주변의 패시베이션막(703) 상에 걸친 귀금속막(705)을 매개로 버섯 형상의 볼록형 단자인 금범프(701)가 설치되어 있다.
이 도면에서는 1개의 볼록형 단자만을 나타내고 있지만, 실제의 반도체 칩에는 복수 개의 볼록형 단자가 마련되어 있다.
도 14a에서 도 14c는 상기 반도체 장치의 제조 도중의 공정을 나타내는 도면이다.
도 14a에 나타낸 바와 같이, 실리콘 웨이퍼(213) 상에 선택 산화막(204)을 형성하고, 그 위의 소요 위치에 내부의 집적 회로에 접속되는 알루미늄층(702)을 형성한다. 그 알루미늄층(702) 위를 포함하는 실리콘 웨이퍼(213)의 전면을 덮는 패시베이션막(703)을 형성하고, 그 알루미늄층(702) 위에 외부와의 접속을 위한 개구부(703a)를 형성한다.
그리고, 도 14b에 나타낸 바와 같이, 패시베이션막(703) 위 및 알루미늄층(702) 위의 전면에 귀금속막(705)을 형성하고, 또한 그 위에 선택적으로(볼록형 단자 형성부를 제외하고) 감광성의 레지스트(710)를 형성한다.
귀금속막(705)은 티탄과 텅스텐의 합금 등의 귀금속층이며, 후속 공정에서 알루미늄층(702) 위에 형성되는 금범프(701)를 전해 도금 성장시키기 위한 전극 역할을 하고, 알루미늄층(702)과 금범프(701)의 접속을 양호하게 하기 위한 역할을 한다.
이 귀금속막(705)은 진공 장치 내에서 전면에 적층하여 형성시킨다.
이어서, 도 14c에 나타낸 바와 같이, 전해 도금 공정에 의해서레지스트(710)가 형성되어 있지 않은 부분에 금층을 성장시켜, 버섯 형상의 볼록형 전극인 금범프(701)를 형성한다.
그리고, 레지스트(710)를 제거한 후, 금범프(701)를 마스크로 하여 귀금속층(705)을 금범프(701)의 아래쪽 부분만을 남기고 제거한다. 도 14d는 이 상태의 단면도이다.
이러한 공정을 거쳐, 실리콘 웨이퍼(213) 상에 금범프(701)의 볼록형 전극을 형성하고, 그 실리콘 웨이퍼(213)를 단일체인 반도체 칩으로 절단하여, 반도체 장치를 완성하고 있었다.
그러나, 이러한 종래의 볼록형 단자를 갖춘 반도체 장치에서는 볼록형 단자를 제작하기 위해 공정 관리가 곤란한 도금 공정을 채용하고 있기 때문에, 볼록형 단자의 높이가 비균일해지기 쉽고, 볼록형 단자의 재료로 고가의 금을 사용하기 때문에 비용이 높아지고 있었다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 반도체 장치의 볼록형 전극을 간단히 저렴한 가격으로 제작할 수 있고, 또한 그 높이를 균일하게 할 수 있도록 하는 것을 목적으로 한다.
또한, 이러한 반도체 장치를 이방성 도전막을 매개로 회로 기판에 실장했을 때, 볼록형 단자가 회로 기판 상의 배선과 확실하게 전기적으로 접속될 수 있도록 하기 위해서, 볼록형 단자의 가장 돌출된 단부면의 높이를 반도체 장치의 다른 어느 부위의 돌출면보다도 충분히 높게 할 수 있고, 또 그 단부면의 유효 면적을 복수 개의 도전 입자를 포획할 수 있도록 넓게 잡을 수 있게 하는 것도 목적으로 한다.
본 발명은 회로 기판 상에 이방성(異方性) 도전막(導電膜)을 매개로 실장(實裝)하는 데에 적합한 볼록형 단자가 마련된 반도체 장치에 관한 것이다.
도 1은 본 발명에 의한 반도체 장치의 제1 실시 형태를 나타내는 2층 알루미늄 구조의 볼록형 단자 부근의 단면도이다.
도 2a 내지 도 2f는 상기 반도체 장치의 볼록형 단자의 제작 공정을 나타내는 단면도이다.
도 3은 본 발명에 의한 반도체 장치의 제2 실시 형태를 나타내는 3층 알루미늄 구조의 볼록형 단자 부근의 단면도이다.
도 4a 내지 도 4f는 상기 반도체 장치의 볼록형 단자의 제작 공정을 나타내는 단면도이다.
도 5는 본 발명에 의한 반도체 장치의 제3 실시 형태를 나타내는 폴리실리콘층과 2층 알루미늄 구조의 볼록형 단자 부근의 단면도이다.
도 6a 내지 도 6d는 상기 반도체 장치의 볼록형 단자의 제작 공정을 나타내는 단면도이다.
도 7은 본 발명에 의한 반도체 장치의 제4 실시 형태를 나타내는 두꺼운 막 패시베이션막에 의한 볼록형 단자 부근의 단면도이다.
도 8a 내지 도 8d는 상기 반도체 장치의 볼록형 단자의 제작 공정도이다.
도 9a 내지 도 9d는 본 발명에 의한 반도체 장치의 제5 실시 형태에 있어서의 볼록형 단자의 표면 처리 공정을 나타내는 단면도이다.
도 10은 본 발명에 의한 반도체 장치의 회로 기판에의 실장 구조의 예를 나타내는 주요부 단면도이다.
도 11은 도 10에 나타낸 볼록형 단자 및 보호 절연막의 평면도이다.
도 12는 본 발명에 의한 반도체 장치의 제6 실시 형태에 있어서의 볼록형 단자 부근의 평면도와 단면도를 대응시킨 도면이다.
도 13은 본 발명에 의한 반도체 장치의 제7 실시 형태에 있어서의 볼록형 단자 부근의 평면도와 단면도를 대응시킨 도면이다.
도 14a 내지 도 14d는 종래의 반도체 장치에 있어서의 볼록형 단자의 제작 공정 및 구조를 나타내는 단면도이다.
본 발명은 상기한 목적을 달성하기 위해서, 집적 회로를 형성한 반도체 칩의 표면에, 배선과 트랜지스터 게이트에 사용되는 폴리실리콘층과 그 위를 덮는 절연층 및 이 절연층 상에 형성되는 배선용 도전체층과, 상기 집적 회로에 전원 또는 신호를 입출력하기 위한 볼록형 단자를 구비한 반도체 장치를 다음과 같이 구성한다.
상기 반도체 칩 표면의 볼록형 단자를 형성하는 부위에, 상기 폴리실리콘층 및 절연층과 동일한 재료로 이루어지는 폴리실리콘막과 절연막을 설치하여, 그 절연막을 덮고, 상기 배선용 도전체층과 전기적으로 접속되는 제1 도전체를 상기 배선용 도전체층과 동일한 재료로 스퍼터링에 의해서 형성하고, 그 제1 도전체와 배선용 도전체층 및 상기 반도체 칩의 표면을 덮고, 상기 제1 도전체 상에 개구부를 설치한 보호 절연막를 형성하고, 그 보호 절연막 상에 상기 개구부를 통해 상기 제1 도전체와 도통하는 제2 도전체를 스퍼터링에 의해서 형성한다.
그리고, 상기 볼록형 단자를, 상기 폴리실리콘막과 절연막 및 상기 제1 도전체와 제2 도전체에 의해 구성하여, 그 가장 돌출된 단부면의 상기 반도체 칩의 표면으로부터의 높이가 다른 어느 부위의 돌출면보다도 높아지도록 형성한다.
이 경우도, 상기 제1 도전체와 제2 도전체는 모두 알루미늄에 의해서 형성할 수 있다.
또한, 상기 볼록형 단자의 가장 돌출된 단부면을, 표면 산화를 방지하는 도전막, 즉 도전 산화막 또는 귀금속막으로 피복하는 것이 바람직하다.
상기 볼록형 단자를, 상기 제1 도전체와, 그 위를 덮는 보호 절연막에 형성된 개구부를 통해서 상기 제1 도전체와 도통하는 제2 도전체에 의해 구성하는 경우, 상기 보호 절연막의 제2 도전체의 하부 영역의 막 두께를 다른 영역의 막 두께보다 두껍게 형성함으로써, 볼록형 단자의 높이를 높게 할 수 있다.
본 발명은 또, 집적 회로를 형성한 반도체 칩의 표면에, 상기 집적 회로에 전원 또는 신호를 입출력하기 위한 볼록형 단자를 구비하고, 복수 개의 도전 입자를 포함하는 이방성 도전막을 매개로 기판 상에 실장되는 반도체 장치를 다음과 같이 구성한다.
상기 반도체 칩의 표면에, 상기 집적 회로와 전기적으로 접속된 제1 도전체와, 이 제1 도전체 및 상기 반도체 칩의 표면을 덮고 제1 도전체 상에 관통 구멍을형성한 보호 절연막과, 이 보호 절연막 상에 스퍼터링에 의해 형성되어 상기 관통 구멍을 통해 상기 제1 도전체와 접속되는 제2 도전체를 설치하여, 상기 볼록형 단자를 상기 제1 도전체와 제2 도전체에 의해서 구성하고, 그 가장 돌출된 단부면의 상기 반도체 칩의 표면으로부터의 높이가 다른 부위의 가장 높은 돌출면보다도, 상기 이방성 도전막에 포함되는 복수 개의 도전 입자의 직경의 오차 이상 높아지도록 형성한다.
상기 보호 절연막에 형성되는 관통 구멍의 최대 개구 치수를, 상기 이방성 도전막에 포함되는 복수 개의 도전 입자의 최소 직경의 1.5배 이내로 하는 것이 바람직하다.
또한, 상기 보호 절연막에 형성되는 관통 구멍은 정방형, 장방형, 다각형, 원형 및 타원형 중 어느 형상으로 하거나, 혹은 이들과 상이한 형상의 관통 구멍을 복수 형성하여도 좋다.
상기 제2 도전체를, 상기 제1 도전체의 단차(段差)에 기인하여 상기 보호 절연막에 단차가 형성되는 범위보다 넓은 영역에 형성함으로써, 볼록형 단자의 가장 돌출된 단부면의 유효 면적을 크게 할 수 있다.
본 발명을 보다 상세히 설명하기 위해서, 도면을 이용하여 본 발명의 바람직한 실시 형태를 설명한다.
제1 실시 형태(도 1 및 도 2a∼도 2f)
도 1은 본 발명에 따른 반도체 장치의 제1 실시 형태의 볼록형 단자 부근만을 나타내는 단면도이다.
이 반도체 장치는 반도체 칩(100)의 표면에 선택 산화(LOCOS)막(204)이 형성되어 있다. 이 선택 산화막(204)은 반도체 칩으로 절단하기 전의 실리콘 웨이퍼 표면의 산화층이며 열처리함으로써 형성되고, 반도체 장치 제작상 필요한 층이다. 또, 이 반도체 칩(100)에는 도시하지 않았지만, 복수 개의 트랜지스터 등의 능동 소자 및 콘덴서나 저항 등의 수동 소자와 이들을 접속하는 배선으로 이루어지는 집적 회로가 형성되어 있다.
선택 산화막(204) 상에는 외부로부터 전원이나 신호를 입출력 하기 위한 전극 패드가 되는 제1 도전체인 제1 알루미늄층(202)이 형성되어 있다. 알루미늄층(212)은 반도체 장치 내의 배선을 위한 알루미늄층이며, 제1 알루미늄층(202)과 함께 진공 장치에서 퇴적시킴으로써 동시에 형성된 후, 패터닝된다. 이들 알루미늄층(202, 212)은 그 두께가 통상 1 마이크로미터(㎛) 정도이다.
폴리실리콘층(205)은 반도체 장치의 배선이고, 진공 장치에서 퇴적시킴으로써 형성되고, 그 두께는 통상 0.5 마이크로미터(㎛) 정도이다.
절연층(210)은 폴리실리콘층(205) 위에 형성되는 절연막이며, 폴리실리콘층(205)을 열처리함으로써 형성되고, 통상 0.5 마이크로미터(㎛) 정도 두께의 층이다.
패시베이션막(203)은 반도체 장치 내의 소자를 보호할 목적으로 형성된 보호 절연막이다.
이 패시베이션막(203)은 진공 장치 내에서 퇴적시킴으로써 형성되고, 그 두께는 통상 0.8 마이크로미터(㎛) 정도이다. 이 패시베이션막(203)에는 제1 알루미늄층(202) 상에 개구부(203a)가 형성되어 있다.
제2 알루미늄 범프(201)는 볼록형 단자(200)를 형성하는 도전체이며, 진공 장치에서 패시베이션막(203)의 개구부(203a)에 스퍼터링 함으로써 형성되어, 그 개구부(203a)를 통해서 제1 알루미늄층(202)과 도통하고, 그 두께는 2 마이크로미터(㎛) 정도이다.
볼록형 단자(범프)(200)의 가장 돌출된 단부면(200a)의 반도체 칩(100)의 표면으로부터의 높이는 제1 알루미늄층(202)의 두께와, 패시베이션막(203)의 두께와, 제2 알루미늄 범프(201)의 두께를 더한 값이고, 다른 부위의 돌출면이 되는 패시베이션막(203)과, 폴리실리콘층(205)과, 절연층(210)과, 알루미늄층(212)과의 두께를 더한 값보다, 도 1에 H로 나타내는 치수만큼 크다. 이 높이의 차(H)는 적어도 1 마이크로미터(㎛) 정도이다.
도 2a 내지 도 2f는 도 1에 나타낸 반도체 장치의 볼록형 단자의 작성 공정을 나타내는 패시베이션막(203)의 개구부 부근의 단면도이지만, 단면을 나타내는 사선은 생략하고 있다.
도 2a는 실리콘 웨이퍼(213)에 선택 산화(LOCOS)막(204) 및 도시하지 않은 집적 회로를 작성하여, 제1 알루미늄층(202) 및 개구부(203a)가 있는 패시베이션막(203)을 형성한 후, 제1 알루미늄층(202)의 개구부(203a) 상에 형성되어 있는 산화층을, 스퍼터링 등의 진공 장치 중의 아르곤 원자에 의해서 제거하는 처리(백 스퍼터 처리)를 한 후, 연속적으로 스퍼터링 장치에 의해서 전면에 제2 알루미늄층(214)을 형성한 상태를 나타낸다.
도 2b는 그 제2 알루미늄층(214)의 전면에 표면 산화를 방지하는 도전막인 투명 도전막(207)을 형성한 상태를 나타낸다. 이 투명 도전막(207)은 산화인듐주석(ITO)에 의해서 형성할 수 있지만, 표면 산화를 방지하는 도전막으로서, 금 등의 귀금속이나, 동, 티탄, 탄탈 등을 이용해도 좋다.
그리고, 도 2c에 나타낸 바와 같이, 이 투명 도전막(207)을 형성한 제2 알루미늄층(214)의 전면에 감광성의 레지스트(208)를 도포하고, 메탈 마스크에 의한 노광(露光)에 의해서 패터닝하면 도 2d에 나타낸 상태가 된다.
그리고, 레지스트(208)를 마스크로 하여 진공 에칭 장치에 의해서 에칭하고, 도 2e에 나타낸 바와 같이 투명 도전막(207)과 제2 알루미늄층(214)을 패터닝하여, 제2 도전체인 제2 알루미늄 범프(201)를 형성한다.
그 후, 레지스트(208)를 제거한 상태를 도 2f에 나타낸다. 그리고, 실리콘 웨이퍼(213)를 절단하여 개개의 반도체 칩(100))으로 하면, 도 1에 나타낸 볼록형 단자(200)를 갖춘 반도체 장치가 완성된다.
이 반도체 장치의 볼록형 단자(200)의 구조는 통상의 반도체 장치의 제조 공정에서 용이하게 형성할 수 있는 구조이다.
여기서, 이 실시 형태에 있어서의 제1 및 제2 도전체인 알루미늄 대신에, 금, 동, 티탄, 탄탈 등의 도전체를 사용하더라도 좋다.
제2 실시 형태(도 3 및 도 4a∼도 4f)
도 3은 본 발명에 따른 반도체 장치의 제2 실시 형태를 나타내는 도 1과 같은 식의 도면이며, 도 1과 대응하는 부분에는 동일한 부호를 붙여, 그 설명을 생략한다.
이 실시 형태는 도 1에 나타낸 반도체 장치보다, 볼록형 단자(200)의 높이의 차(H)를 크게 할 목적으로, 도 1에 나타낸 구조에다 제3 알루미늄 범프(314)를 추가 설치하여 볼록형 단자(200)를 구성한 것이다.
즉, 이 반도체 장치는 패시베이션막(203) 및 개구부(203a) 상에, 제2 도전체인 제2 알루미늄 범프(301)를 설치하고, 그 제2 알루미늄 범프(301) 상에 개구부(313a)가 있는 제2 패시베이션막(313)을 패시베이션막(203) 상에 형성하고 있다.
그리고, 그 제2 패시베이션막(313) 상에 개구부(313a)를 통해 제2 알루미늄 범프(301)와 도통하는 제3 알루미늄 범프(314)를 설치하여, 볼록형 단자(200)를 구성하고 있다.
따라서, 이 볼록형 단자(범프)(200)의 가장 돌출된 단부면(200a)의 높이는 제1 알루미늄층(202)의 두께와, 패시베이션막(203)의 두께와, 제2 알루미늄 범프(301)의 두께와, 제2 패시베이션막(313)의 두께와, 제3 알루미늄 범프(314)의 두께를 더한 값이 된다. 한편, 배선부의 돌출면의 높이는 패시베이션막(203)과 폴리실리콘층(205)과 절연층(210)과 알루미늄층(212)과 패시베이션막(203)과 제2 패시베이션막(313)의 두께를 더한 값이 되어, 그 높이의 차(H)가 도 1에 나타낸 반도체 장치보다 커진다.
이 구조는 제1 실시 형태에 나타낸 공정과 같은 식의 공정으로, 제2 알루미늄 범프(301) 위에 제2 패시베이션막(313) 및 제3 알루미늄 범프(314)를 형성함으로써 얻어진다.
도 4a 내지 도 4f는 이 실시 형태의 반도체 장치의 볼록형 단자를 제작하는 공정을 나타낸 도면이다.
도 4a는 전술한 제1 실시 형태에서 설명한 공정과 같은 식의 공정으로 제작되는 단면 구조를 나타내는 도면으로서, 제1 실시 형태에 있어서의 제2 알루미늄 범프(201) 대신에, 그보다 두께가 얇은 제2 알루미늄 범프(301)를 형성하고 있다. 이것은 알루미늄 박막의 응력 완화와 비용 삭감을 위해서이다.
도 4b는 도 4a의 상태에서 그 전면에 보호 절연막인 제2 패시베이션막(313)을 적층 형성한 상태를 나타낸다.
제2 패시베이션막(313)은 패시베이션막(203)과 동일한 재질이고 두께도 거의동일하다.
그 후, 제2 패시베이션막(313) 상의 전면에 포토레지스트(802)를 도포하여, 도 4c에 나타낸 바와 같이, 제2 알루미늄 범프(301) 상의 볼록형 단자 형성부에 개구부(802a)를 형성하도록 패터닝한다.
그리고, 도 4d에 나타낸 바와 같이, 제2 패시베이션막(313)을 포토레지스트(802)를 마스크로 하여 그 개구부(802a) 내부 부분을 에칭 제거하여, 볼록형 단자 형성 부위에 개구부(313a)를 형성한다.
또한, 이 개구부(313a) 내부를 포함하는 제2 패시베이션막(313) 상의 전면에, 제3 알루미늄층(805)을 형성하고, 포토레지스트(804)를 도포하여, 볼록형 단자 형성 부위에만 남도록 패터닝하면, 도 4e에 나타내는 상태가 된다.
제3 알루미늄층(805)을 형성할 때, 제2 패시베이션막(313)의 개구부(313a) 내에 노출되어 있는 제2 알루미늄 범프(301)의 표면에 산화막이 형성되어 있는 경우가 있기 때문에, 진공중에서 백 스퍼터 처리하여, 그 산화막을 제거하는 것이 바람직하다.
그리고, 포토레지스트(804)를 마스크로 하고, 제3 알루미늄층(805)을 에칭하여, 도 4f에 나타낸 바와 같이 제3 알루미늄 범프(314)를 형성하여, 볼록형 단자(200)를 완성한다. 그 후, 실리콘 웨이퍼(213)를 절단하여, 개개의 반도체 칩(100)으로 분할함으로써, 도 3에 나타낸 반도체 장치가 완성된다.
이 실시 형태의 볼록형 단자(200)의 구조도, 통상의 반도체 장치의 제조 공정으로 용이하게 형성할 수 있는 구조이다.
여기서, 이 실시 형태에 있어서는 제1, 제2, 제3 도전체로서 알루미늄을 사용했기 때문에, 저렴하게 제조할 수 있지만, 볼록형 단자의 단부면이 산화되면, 회로 기판에 실장할 때에, 회로 기판측과의 전기적 접속 저항이 높아진다. 이 때문에, 전술한 실시 형태와 같이, 볼록형 단자(200)의 가장 돌출된 단부면(200a), 즉 제3 알루미늄 범프(314)의 상면에, 산화 방지용 도전막으로서, 예컨대 ITO에 의한 투명 도전막이나, 금 등의 귀금속막을 형성해 두면 좋다.
또, 이들 제1, 제2, 제3 도전체의 전부, 혹은 제3 알루미늄 범프(314)만을, 금, 동, 티탄, 탄탈 등의 도전체로 하여도 좋다.
또한, 동일한 수법으로 제4층, 제5층과 동일한 공정의 반복에 의해서 도전체층을 적층함으로써, 볼록형 단자의 높이를 더욱 높게 할 수도 있다.
제3 실시 형태(도 5 및 도 6a∼도 6d)
도 5는 본 발명에 따른 반도체 장치의 제3 실시 형태를 나타내는 도 1과 같은 식의 단면도이며, 도 1과 대응하는 부분에는 동일한 부호를 붙여, 이들의 설명은 생략한다.
이 실시 형태는 반도체 장치 중의 배선과 트랜지스터의 게이트에 사용되는 폴리실리콘층과 그 위의 절연층을 이용하여, 볼록형 단자의 높이를 높게 하도록 한 것이다.
범프 아래 폴리실리콘층(413)은 반도체 장치 내의 배선과 트랜지스터의 게이트에 사용되는 폴리실리콘층(205)과 동일한 재료에 의해서, 폴리실리콘층(205)이 형성될 때에 진공 장치 내에서 스퍼터링 등에 의해 퇴적시킴으로써 동시에 형성되며, 두께는 통상 0.5 마이크로미터(㎛) 정도이다.
범프 아래 절연층(412)은 범프 아래 폴리실리콘층(413) 위에 형성되는 절연막이며, 범프 아래 폴리실리콘층(413)을 열처리함으로써 통상 0.5 마이크로미터(㎛) 정도의 두께로, 폴리실리콘층(205) 상의 절연층(210)과 동시에 형성된다.
제1 알루미늄층(402)도 반도체 장치 내의 배선을 위한 알루미늄층(212)과 동시에, 진공 장치 내에서 스퍼터링에 의해 퇴적시킴으로써 형성되며, 그 두께는 통상 1 마이크로미터(㎛) 정도이다.
패시베이션막(403)은 반도체 장치 내의 소자를 보호할 목적으로 형성된 보호 절연막으로, 진공 장치에 의해 퇴적되어 형성되며, 그 두께는 통상 0.8 마이크로미터(㎛) 정도이다.
제2 알루미늄 범프(401)는 볼록형 단자(200)를 형성하기 위한 도전체로, 역시 진공 장치 내에서 스퍼터링에 의해 퇴적시킴으로써 형성되며, 두께는 2 마이크로미터(㎛) 정도이다.
패시베이션막(403)의 개구부(403a)는 도전체인 제1 알루미늄층(402)과, 외부와의 접속을 위한 제2 알루미늄 범프(401)와의 도통을 위한 개구이다.
이 실시 형태에 있어서의 볼록형 단자(200)의 가장 돌출된 단부면(200a)의 높이는 제1 알루미늄층(402)의 두께와, 패시베이션막(403)의 두께와, 제2 알루미늄 범프(401)의 두께와, 범프 아래 폴리실리콘층(413)의 두께와, 범프 아래 절연층(412)의 두께를 더한 값이 된다. 한편, 배선부의 돌출면의 높이는 폴리실리콘층(205)과, 절연층(210)과, 알루미늄층(212)과, 패시베이션막(403)의 각 두께를더한 값이 되며, 그 높이의 차(H)를 얻을 수 있다.
이 반도체 장치의 구조는 반도체 장치의 제조 공정상, 트랜지스터의 게이트나 배선으로서 사용되는 폴리실리콘층의 형성 공정에 있어서, 볼록형 단자의 형성 위치에도 범프 아래 폴리실리콘층(413) 및 범프 아래 절연층(412)을 형성해 두면, 제1 실시 형태에서 설명한 것과 같은 식의 공정으로, 제2 알루미늄 범프(401)를 형성할 수 있다.
도 6a 내지 도 6d는 이 실시 형태의 반도체 장치에 있어서의 볼록형 단자를 작성하는 공정을 나타내는 단면도이다.
도 6a는 통상의 반도체 장치의 작성 공정에서 제작되는 부분의 단면 구조를 나타낸 도면이다.
여기서, 범프 아래 폴리실리콘층(413), 범프 아래 절연층(412) 및 제1 알루미늄층(402)은 각각 반도체 장치 내에서의 배선이나 트랜지스터의 게이트에 필요한 폴리실리콘층(205), 절연층(210) 및 알루미늄층(212)이 형성되는 공정에 있어서 동시에 형성된다.
도 6b는 패시베이션막(403)의 개구부(403a) 내로 노출되는 제1 알루미늄층(402)의 표면을 진공 중에서 백 스퍼터 처리하여, 산화막을 제거한 후, 제2 알루미늄층(701)을 스퍼터링에 의해서 적층했을 때의 단면 구조를 나타낸다.
도 6c는 도 6b의 제2 알루미늄층(701) 상에 포토레지스트(702)를 도포하여, 볼록형 단자 형성부에만 남기도록 패터닝한 상태를 나타낸다.
그리고, 그 포토레지스트(702)를 마스크로 하여, 제2 알루미늄층(701)을 에칭하고, 도 6d에 나타낸 바와 같이 제2 알루미늄 범프(401)를 형성하여, 볼록형 단자(200)를 구성한다.
그 후, 이 실리콘 웨이퍼(213)를 절단하여, 개개의 반도체 칩(100)으로 분할함으로써, 도 5에 나타낸 볼록형 단자(200)를 갖춘 반도체 장치가 완성된다.
이와 같이, 이 실시 형태에 있어서의 볼록형 단자의 작성 공정은 통상의 반도체 장치의 제조 공정과 동일하기 때문에, 반도체 칩으로 분할한 후에 볼록형 단자를 형성하는 공정을 별도로 행할 필요가 없어진다.
여기서, 본 실시 형태에 있어서의 제1, 제2 도전체인 알루미늄 대신에, 그 양쪽 혹은 제2 도전체만을, 금, 동, 티탄, 탄탈 등의 도전체에 의해서 형성해도 좋다.
또한, 볼록형 단자(200)의 가장 돌출된 단부면(200a)에 투명 도전막 등의 산화 방지용 도전막을 형성하면 좋다.
제4 실시 형태(도 7 및 도 8a∼도 8d)
도 7은 본 발명에 따른 반도체 장치의 제4 실시 형태의 볼록형 단자 부근의 구조를 나타낸 도면이며, 도 1과 대응하는 부분에는 동일한 부호를 붙이고, 이들의 설명은 생략한다.
이 실시 형태에 있어서는 반도체 장치 내의 소자를 보호하기 위해서 형성되는 보호 절연막인 패시베이션막(901)을, 통상 영역에서는 0.8 마이크로미터(㎛) 정도의 두께이지만, 제2 알루미늄 범프(904)의 아래쪽이 되는 범프 아래 영역(901a)에서는 2배인 1.6 마이크로미터(㎛)의 두께로 형성하여, 볼록형 단자(200)의 높이를 높게 하고 있다.
제2 알루미늄 범프(904)는 볼록형 단자(200)를 형성하기 위한 도전체이다. 이 제2 알루미늄 범프(904)는 진공 장치 내에서 스퍼터링에 의해 퇴적시킴으로써 형성되며, 그 두께는 1 마이크로미터(㎛) 정도이다.
패시베이션막(901)의 개구부(901b)는 도전체인 제1 알루미늄층(202)과 제2 알루미늄 범프(904)의 접속을 위한 개구이다.
이 반도체 장치의 볼록형 단자(200)의 가장 돌출된 단부면(200a)의 높이는 제1 알루미늄층(202)의 두께와, 패시베이션막(901)의 범프 아래 영역(901a)의 두께와, 제2 알루미늄 범프(904)의 두께를 더한 값이 된다. 한편, 배선부의 돌출면의 높이는 패시베이션막(901)의 통상 영역의 두께와, 폴리실리콘층(205)과 절연층(210)의 두께와, 알루미늄층(212)의 두께를 더한 값이 되고, 그 높이의 차(H)는 0.8 마이크로미터(㎛) 정도가 된다.
도 8a 내지 도 8d는 상기 제4 실시 형태의 반도체 장치의 볼록형 단자를 작성하는 공정을 나타낸 도면이다.
도 8a는 통상의 반도체 장치 제조 공정에서 제작되는 부분의 구조를 나타내는 단면도이다.
실리콘 웨이퍼(213) 상에, 반도체 장치에 필요한 배선이나 트랜지스터의 게이트를 위한 폴리실리콘층(205), 절연층(210) 및 알루미늄층(212)이 형성되어 있다.
또한, 회로 보호를 위한 패시베이션막(901)이 통상의 2배의 막 두께인 1.8마이크로미터(㎛)의 두께로 형성되어 있다.
이 패시베이션막(901)의 개구부(901b) 내에 노출되어 있는 제1 알루미늄층(202)의 표면을, 진공 중에서 백 스퍼터 처리한 후, 도 8b에 나타낸 바와 같이, 전면에 제2 알루미늄층(1003)을 스퍼터링에 의해서 적층 형성하고, 그 위에 포토레지스트(1002)를 도포하여, 볼록형 단자 형성 부위만을 남기도록 패터닝한다.
그리고, 그 포토레지스트(1002)를 마스크로 하고, 제2 알루미늄층(1003)을 에칭하여, 도 8c에 나타낸 바와 같이 제2 알루미늄 범프(904)를 형성한다.
그 후, 제2 알루미늄 범프(904)를 마스크로 하여, CF4와 O2의 혼합 가스를 이용한 PI 장치에 의해서, 패시베이션막(901)을 드라이 에칭한다. 이 때, 제2 알루미늄 범프(904)가 에칭되지 않도록, 전력의 공급을 적게 한다.
이 드라이 에칭에 의해서, 도 8d에 나타낸 바와 같이, 패시베이션막(901)을, 제2 알루미늄 범프(904)의 아래쪽으로 되고 있는 영역(901a)을 제외하고, 그 막 두께가 반정도가 되도록 에칭한다.
그 후, 실리콘 웨이퍼(213)를 절단하여 개개의 반도체 칩(100)으로 분할하면, 도 7에 나타낸 볼록형 단자(200)를 갖춘 반도체 장치가 완성된다.
이 실시 형태에 의해서도, 상기한 바와 같이 그 볼록형 단자의 작성 공정이 통상의 반도체 장치의 제작 공정과 동일하기 때문에, 반도체 칩으로 분할한 후에 볼록형 단자를 형성할 필요가 없다. 즉, 이 반도체 장치는 그 볼록형 단자를 통상의 반도체 장치의 제조 공정에서 용이하게 형성할 수 있다.
여기서, 이 실시 형태에 있어서의 제1, 제2 도전체인 알루미늄 대신에, 그 양쪽 혹은 제2 도전체만을 금, 동, 티탄, 탄탈 등의 도전체에 의해서 형성하여도 좋다.
또한, 볼록형 단자(200)의 가장 돌출된 단부면(200a)에 투명 도전막 등의 산화 방지용 도전막을 형성하면 좋다.
제5 실시 형태(도 9a∼도 9d)
본 발명에 따른 반도체 장치의 볼록형 단자의 표면 산화에 의한 접촉 저항의 상승을 방지하도록 한, 제5 실시 형태의 구조와 그 표면 처리 공정을, 도 9a 내지 도 9d에 의해서 설명한다.
이 실시 형태에 있어서는 볼록형 단자의 표면을 투명 도전막으로 피복하도록 한 경우의 처리 공정을 나타낸다.
도 9a는 전술한 각 실시 형태와 같은 식으로, 실리콘 웨이퍼(213) 상에 제1 알루미늄층(202)과 제2 알루미늄 범프(201)를 형성한 반도체 장치에 대하여, 진공 장치 중에서 백 스퍼터링 처리를 실시하여, 제2 알루미늄 범프(201)의 표면을 청정하게 한 후, 연속적으로 동일한 스퍼터링 장치에 의해서, 그 전면에 ITO에 의한 투명 도전막(501)을 적층하여 형성했을 때의 단면도를 나타낸다.
도 9b는 포토레지스트(510)를 전면에 도포하여, 메탈 마스크에 의한 노광에 의해서 패터닝했을 때의 단면도를 나타낸다.
그리고, 그 포토레지스트(510)를 마스크로 하여, 통상의 산 등의 액체에 의해서 투명 도전막(501)을 에칭하여, 도 9c에 나타낸 바와 같이, 볼록형 단자 형성영역 이외의 투명 도전막(501)을 제거한다.
그리고, 포토레지스트(510)를 제거하면, 도 9d에 나타낸 바와 같이, 볼록형 단자의 최상부를 구성하는 제2 알루미늄 범프(201)의 상면 및 주위가, 투명 도전막(501)에 의해서 완전히 덮힌 상태가 되어, 제2 알루미늄 범프(201)의 표면이 산화되어, 도통 저항이 증가되는 것이 방지된다.
이와 같이 볼록형 단자의 적어도 가장 돌출되는 단부면에 투명 도전막을 형성하는 것은 제2 내지 제4 어느 실시 형태에도 적용할 수 있다.
ITO에 의한 투명 도전막 대신에, 금, 동, 티탄, 탄탈 등의 금속막을 산화방지용 도전막으로 하여, 볼록형 단자의 단부면을 피복하도록 형성하여도 좋다.
본 발명에 따르면, 높이가 균일하고 또한 충분한 높이의 차를 갖는 볼록형 단자를 갖춘 반도체 장치를 저렴하게 제작할 수 있다.
제6 실시 형태(도 10 및 도 11)
이어서, 본 발명에 따른 반도체 장치를 이방성 도전막을 이용하여 회로 기판에 실장하는 경우의 실시 형태에 관해서 설명한다.
도 10 및 도 11은 전술한 본 발명의 제3 실시 형태의 반도체 장치를, 액정 표시 패널의 유리 기판 상에 실장하는 경우의 예에 따라서 설명한다. 도 11은 볼록형 단자(200)와 그 주위의 평면도이며, 도 10은 도 11의 A-A선을 따라 취한 단면도이다.
볼록형 단자(200)가 형성된 반도체 칩(100)을, 기판(101)에 이방성 도전막(ACF)(110)을 개재시켜 실장한다.
기판(101)은 유리 기판에 한하지 않고 PCB 등의 회로 기판이여도 좋다. 그 기판(101)의 표면에, 전극(102)이 투명 도전막(ITO 등) 혹은 동박 등에 의해서 형성되어 있다.
ACF 중에는 복수 개의 도전 입자(111)가 분산되어 있어, 그 ACF를 사이에 두고서, 기판(101)에 대하여 반도체 칩(100)을 위치 결정하여 압박하면서 가열하면, 전극(102)과 볼록형 단자(200)의 사이에 도전 입자(111)가 끼워져, 약간 찌부러지도록 변형하여, 양자를 전기적으로 접속한다.
도전 입자(111)의 최소 직경을 Ds, 최대 직경을 DM으로 했을 때, 반도체 장치의 볼록형 단자(200)의 가장 돌출된 단부면과 다른 돌출면과의 높이의 차가, 최소 직경(Ds)과 최대 직경(DM)의 차(도전 입자의 직경의 오차) 이상으로 하는 것이 바람직하다.
제2 알루미늄 범프(401)는 볼록형 단자(200)의 중심이 되는 알루미늄층이다. 그 높이는 이 반도체 장치의 다음으로 높은 면인 배선 부분의 높이보다 H만큼 높다. 이 높이의 차가 작으면 최대 직경의 도전 입자(111)가 전극(102)과 배선부의 사이에 끼워지기 때문에, 전극(102)과 제2 알루미늄 범프(401)는 최소 직경의 도전 입자(111)를 통해서는 접속할 수 없게 된다.
한편, 볼록형 단자(200)의 높이를 높게 하기 위해서는 제2 알루미늄 범프(401)의 적층 시간 및 에칭 시간이 길어져 비용이 상승될 뿐만 아니라, 형성후의 응력에 의한 크랙이나 변형으로 이어진다. 즉, 필요 최저한의 범프 높이로 하는 것은 중요하다.
본 실시예에서는 제2 알루미늄 범프(401)의 높이가 최대 도전 입자 직경과 최소 입자 직경의 차보다 커지도록 형성하고 있다. 즉, 최소 도전 입자 직경이 3 ㎛이며 최대 도전 입자 직경이 5 ㎛인 경우, 높이의 차(H)를 그 차인 2 ㎛보다 크게 하여 반드시 전극(102)과 제2 알루미늄 범프(401)를 접속시킨다.
제7 실시 형태(도 12)
이어서, 패시베이션 개구를 고안함으로써 접속 유효 영역을 넓힌 경우의 실시예를 나타낸다. 도 12는 그 범프 형상이 8각형인 경우의 평면도와 그 B-B선을 따라 취한 단면도이다.
도면 중, 상부에 그려져 있는 것은 본 실시예의 평면도이다. Ra는 제2 알루미늄 범프(401)가 형성하는 단차의 직경에 해당한다. Rb는 볼록형 단자가 폴리실리콘층(413)의 두께와 범프 아래 절연층(412)이 형성하는 단차에 기인하는 단차의 직경을 나타낸다. Rc는 제1 알루미늄층(402)이 형성하는 단차에 기인하는 단차의 직경을 나타낸다.
h1은 정방형의 패시베이션의 개구 부분이고, h2는 장방형의 패시베이션의 개구 부분이며, h3은 원형의 패시베이션의 개구 부분이다. PV 직경 a는 개구(h1)의 한변의 길이이며, PV 직경 b는 개구(h2)의 가장 짧은 직경이며, PV 직경 c는 개구(h3) 직경의 길이이다.
PV 직경 a 및 PV 직경 c는 도 10의 최소 도전 입자 직경(Ds)의 1.5배보다 작다. 어느 쪽의 PV 개구부에도 도전 입자는 최악의 경우에도 하나밖에 들어가지 않는다.
PV 직경 b의 개구(h2)와 같은 장방형인 경우는 긴변의 길이를 최소 도전 입자 직경(Ds)의 1.5배보다 작게 하면 최소 도전 입자가 하나밖에 들어가는 일은 없다. 예컨대 최소 도전 입자 직경(Ds)이 3 ㎛인 경우는 PV 직경 b의 개구(h2)는 4.5 ㎛×4.5 ㎛보다 작은 장방형으로 한다.
또한, 도시하지는 않지만 PV 개구의 형상은 원이라도 좋고 타원이라도 좋다. 그 경우는 장축(원인 경우는 직경)이 최소 도전 입자 직경(Ds)의 1.5배보다 짧게 한다.
본 발명에 의해서 PV 개구부가 좁아진 만큼 접속 유효 영역은 넓어져 기판 상의 전극과 접속하기 쉽게 된다. 즉, 종래의 구조에 비해서 볼록형 전극에 필요한 영역이 좁아도 된다.
통상의 도전 입자는 2∼5 ㎛이기 때문에 PV 개구부의 영역은 3 ㎛×3 ㎛∼7.5 ㎛×7.5 ㎛ 이하가 되지만, 하부의 제1 알루미늄층(402)과는 낮은 저항으로 접속할 수 있는 것은 실험적으로 확인되고 있다.
또, 종래의 영역은 종래예에서 나타낸 구조에 의해 형성되고 있는 영역이기 때문에 여기서는 설명을 생략한다. 또, 본 실시예는 일본국 특허 출원 평10-43140호에 의한 집적 회로 중의 배선과 트랜지스터 게이트에 사용되는 폴리실리콘층과 그 위의 절연층을 이용하여 볼록형 전극을 제작한 예이지만, 일본국 특허 출원 평10-43140호에 있어서의 다른 구조에 있어서도 마찬가지이다.
제8 실시 형태(도 13)
이어서, 제2 알루미늄 범프(405)의 영역을 크게 잡음으로써 접속 유효 영역을 넓힌 경우의 실시예를 나타낸다. 도 13은 범프 형상이 8각형인 경우의 단면도와 평면도이다. 도면 중, 상부에 그려져 있는 것은 본 실시예의 평면도이다. 직경 ra는 범프 아래 폴리실리콘층(413)의 두께와 범프 아래 절연층(412)이 형성하는 단차의 직경을 나타낸다. 직경 rb는 제1 알루미늄 범프(405)가 형성하는 단차의 직경에 해당한다. 직경 rc는 패시베이션 개구부(203a)에 기인하는 단차의 직경을 나타낸다.
제2 알루미늄 범프(405)는 범프 형성을 위해 만들어 낸 모든 단차를 덮는 형태로 형성되어 있다. 이 때문에 종래에 비해서 접속 유효 영역(405a)의 면적이 넓어져 집적 회로와 기판 상의 전극은 접속하기 쉽게 된다. 즉, 종래의 구조에 비해서 볼록형 전극에 필요한 영역을 좁게 할 수 있다.
본 실시예에서는 제2 알루미늄 범프(405)가 모든 단차를 덮는 구조를 나타냈지만, 물론 1단째의 단차만을 덮는 구조를 취하더라도 좋다. 즉, 제2 알루미늄 범프(405)의 가장 높은 위치에서부터 최초의 단차를 덮는 구조를 취하면 목적은 달성된다.
이상의 제6 실시 형태, 제7 실시 형태 및 제8 실시 형태를 조합하면 접속 유효 영역이 넓어져, ACF 실장하기 위한 확실하고도 신뢰성 있는 볼록형 전극이 된다.
이상과 같이, 본 발명에 의한 반도체 장치는 ACF 실장에 있어서 기판 상의 전극을 확실하게 접속하여, 구조적으로 안정된 볼록형 단자를 갖춘 집적 회로를 저렴하게 제작할 수 있다.

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  8. 집적 회로를 형성한 반도체 칩의 표면에, 배선과 트랜지스터의 게이트에 사용되는 폴리실리콘층과 그 위를 덮는 절연층 및 이 절연층 상에 형성되는 배선용 도전체층과, 상기 집적 회로에 전원 또는 신호를 입출력하기 위한 볼록형 단자를 포함하는 반도체 장치로서,
    상기 반도체 칩 표면의 상기 볼록형 단자를 형성하는 부위에, 상기 폴리실리콘층과 상기 절연층과 동일한 재료로 이루어지는 폴리실리콘막과 절연막이 설치되고,
    상기 절연막을 덮고 상기 배선용 도전체층과 전기적으로 접속되는 제1 도전체가 상기 배선용 도전체층과 동일한 재료로 스퍼터링에 의해서 형성되며,
    상기 제1 도전체와 배선용 도전체층 및 상기 반도체 칩의 표면을 덮고 상기 제1 도전체 상에 개구부를 설치한 보호 절연막이 형성되고,
    상기 보호 절연막 상에, 상기 개구부를 통해서 상기 제1 도전체와 도통하는 제2 도전체가 스퍼터링에 의해서 형성되며,
    상기 볼록형 단자는 상기 폴리실리콘막과 절연막 및 상기 제1 도전체와 제2 도전체에 의해 구성되며, 그 가장 돌출된 단부면의 상기 반도체 칩의 표면으로부터의 높이는 다른 어느 부위의 돌출면보다도 높게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 도전체와 제2 도전체는 모두 알루미늄에 의해서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 볼록형 단자의 상기 가장 돌출된 단부면은 표면 산화를 방지하는 도전막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  11. 집적 회로를 형성한 반도체 칩의 표면에, 상기 집적 회로에 전원 또는 신호를 입출력하기 위한 볼록형 단자가 마련된 반도체 장치로서,
    상기 반도체 칩의 표면에,
    상기 집적 회로와 전기적으로 접속된 제1 도전체와,
    상기 제1 도전체 및 상기 반도체 칩의 표면을 덮고, 상기 제1 도전체 상에 개구부를 형성한 보호 절연막과,
    상기 보호 절연막 상에 스퍼터링에 의해서 형성되어, 상기 개구부를 통해서 상기 제1 도전체와 도통하는 제2 도전체
    를 설치하고,
    상기 보호 절연막은 상기 제2 도전체의 하부 영역의 막 두께가 다른 영역의 막 두께보다 두껍게 형성되어 있고,
    상기 볼록형 단자는 상기 제1 도전체와 제2 도전체에 의해서 구성되며, 그 가장 돌출된 단부면의 상기 반도체 칩의 표면으로부터의 높이는 다른 어느 부위의 돌출면보다도 높게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제1 도전체와 제2 도전체는 모두 알루미늄에 의해서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 볼록형 단자의 상기 가장 돌출된 단부면은 표면 산화를 방지하는 도전막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  14. 집적 회로를 형성한 반도체 칩의 표면에 상기 집적 회로에 전원 또는 신호를 입출력하기 위한 볼록형 단자가 마련되고, 복수 개의 도전 입자를 포함하는 이방성 도전막을 통해 기판 상에 실장되는 반도체 장치로서,
    상기 반도체 칩의 표면에,
    상기 집적 회로와 전기적으로 접속된 제1 도전체와,
    상기 제1 도전체 및 상기 반도체 칩의 표면을 덮고, 상기 제1 도전체 상에 관통 구멍을 형성한 보호 절연막과,
    상기 보호 절연막 상에 스퍼터링에 의해서 형성되어, 상기 관통 구멍을 통해서 상기 제1 도전체와 접속하는 제2 도전체
    를 설치하고,
    상기 볼록형 단자는 상기 제1 도전체와 제2 도전체에 의해 구성되고, 그 가장 돌출된 단부면의 상기 반도체 칩의 표면으로부터의 높이는 다른 부위의 가장 높은 돌출면보다도 상기 이방성 도전막에 포함되는 복수 개의 도전 입자의 직경의 오차 이상 높게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 보호 절연막에 형성된 관통 구멍의 최대 개구 치수는 상기 이방성 도전막에 포함되는 복수 개의 도전 입자의 최소 직경의 1.5배 이내인 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 보호 절연막에 형성된 관통 구멍은 정방형, 장방형, 다각형, 원형 및 타원형 중 어느 형상의 것, 또는 이들 중의 복수의 형상의 것으로 이루어지는 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서, 상기 제2 도전체는 상기 제1 도전체의 단차에 기인하여 상기 보호 절연막에 단차가 형성되는 범위보다 넓은 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제14항에 있어서, 상기 볼록형 단자의 상기 가장 돌출된 단부면은 표면 산화를 방지하는 도전막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
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