CN1148794C - 半导体装置 - Google Patents

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Abstract

借助于用溅射法形成的铝层构成半导体装置的凸状端子，使其高度比别的部位充分地高，而且，用透明导电膜等的防止氧化的导电膜覆盖其最为突出的端面。

Description

半导体装置
技术领域
本发明涉及具备适合于中介各向异性导电膜地装配到电路基板上边的凸状端子的半导体装置。
技术背景
近年来，具备可与电路基板进行电连接和机械连接的凸状端子(突点)的表面装配用的半导体装置使用得日益多了起来。
用图14A到图14D简单地说明这样的现有的半导体装置中的凸状端子的构造及其制造方法。另外，这些图虽然是剖面图，但是却省略了表示剖面的斜线。
图14D示出了完成后的半导体装置的凸状端子附近的剖面。
在被切分成半导体芯片的硅晶片213的表面上，设置有作为在半导体装置制作方面所必须的层的选择氧化(LOCOS)膜204，在其上边设置有铝层702。该铝层702是用来进行半导体装置内的布线和从外部向集成电路输入输出电源或信号所必须的层。
在其上边设置作为覆盖硅晶片213的整个面的绝缘保护膜的钝化膜703，在该铝层702上边形成有开口部分703a。从该开口部分703a内的铝层702开始，在其周围的钝化膜703上边中介贵金属膜705地全面设置蘑菇状的作为凸状端子的金突点701。
在本图中，虽然只示出了一个凸状端子，但是在实际的半导体芯片上设置有多个凸状端子。
从图14A到图14C，示出了该半导体装置的制造途中的工序。
如图14A所示，在硅晶片213上边，形成选择氧化膜204，在其上边的所需的位置上，形成连接到内部的集成电路上的铝层702。形成覆盖包括该铝层702上边在内的硅晶片213的全面的钝化膜703，在该铝层702上边形成用来施行与外部之间的连接的开口部分703a。
然后，如图14B所示，在钝化膜703上边和铝层702上边的整个面上形成贵金属膜705，再在其上边选择性地(除去凸状端子形成部分之外)形成感光性的抗蚀刻710。
贵金属膜705是钛和钨的合金等的贵金属层，起着作为用来使在铝层702上边用其次的工序形成的金突点进行电解电镀生长的电极的作用，和用来使铝层702和金突点701良好地进行连接的作用。
该贵金属膜705可以在真空装置内在整个面上进行叠层来形成。
其次，如图14C所示，用电解电镀工序使金属在未形成抗蚀剂710的部分上生长，形成蘑菇状的作为凸状电极的金突点701。
然后，在除去了抗蚀剂710之后，以金突点701为掩模除去贵金属层705，仅仅剩下金突点701的下侧的部分。图14D是该状态的剖面图。
经过了这样的工序后，在硅晶片213上边形成金突点701的凸状电极，把该硅晶片213切断成单个的半导体芯片，完成半导体装置。
但是，在具备这样的现有的凸状端子的半导体装置中，为了制作凸状端子，采用了难于进行工序管理的电镀工序，故除去凸状端子的高度易于成为不均一之外，由于凸状端子的材料使用昂贵的金，故造价高。
发明内容
本发明，就是为解决这样的问题而作出的，目的是使得可以以低价格简单地制作半导体装置的凸状电极，且可以使其高度成为均一。
此外，为了使得在把这样的半导体装置隔着各向异性导电膜装配到电路基板上的时候，凸状端子可以确实地电连接到电路基板上边的布线上，把凸状端子突出在最上面的端面的高度形成得比该半导体装置的别的任何部位的突出面都高得多，而使其端面的有效面积扩展为使得可以捕获多个导电粒子，这也是本发明的目的。
为了实现上述目的，提供了一种半导体装置，该半导体装置在已形成了集成电路的半导体芯片的表面上，具备在布线和晶体管的栅极中使用的多晶硅层、覆盖其上边的绝缘层、在该绝缘层上边形成的布线用导体层，以及用来向上述该集成电路输入输出电源或信号的凸状端子，其特征是：
在形成上述半导体芯片的表面的凸状端子的部位上，设置有由与上述多晶硅层和上述绝缘层同种材料构成的多晶硅膜和绝缘膜，
由与布线用导体层相同的材料，用溅射法形成的覆盖该绝缘膜、并与上述布线用导体层电连接的第1导体，
形成有覆盖该第1导体和布线用导体层和上述半导体芯片的表面、并在上述第1导体上边设置有开口部分的保护绝缘膜，以及
在该保护绝缘膜上边，用溅射法形成的通过上述开口部分与上述第1导体导通的第2导体，
所述凸状端子用上述多晶硅膜与绝缘膜和上述第1导体与第2导体构成，且形成得使其最为突出的端面自上述半导体芯片的表面的高度比别的任何部位的突出面都高。
在这种情况下，上述第1导体、第2导体中不论哪一个也都可以用铝形成。
此外，理想的是用防止表面氧化的导电膜覆盖上述凸状端子的最为突出的端面。
本发明还提供了一种半导体装置，该半导体装置在已形成了集成电路的半导体芯片的表面上，具备用来向该集成电路输入输出电源或信号的凸状端子，其特征是：
在上述半导体芯片的表面上设置有：
与上述集成电路电连接的第1导体；
覆盖该第1导体和上述半导体芯片的表面、并在上述第1导体上边形成了开口部分的保护绝缘膜，以及
用溅射法在该保护绝缘膜上形成的、通过上述开口部分与上述第1导体导通的第2导体；
其中，上述保护绝缘膜的第2导体的下部区域的膜厚形成得比别的区域厚，以及
所述凸状端子由上述第1导体和第2导体及覆盖该第2导体上表面的导电氧化膜或贵金属膜构成，其最为突出的端面自上述半导体芯片的表面的高度，形成得比别的任何部位的突出面都高。
在这种情况下，上述第1导体、第2导体中，不论哪一个都可以用铝形成。
该防止表面氧化的导电膜，可以作成为作为透明导电膜的氧化铟锡(ITO)膜等的导电氧化膜或贵金属膜。
本发明，还可以如下所述地构成半导体装置，在形成了集成电路的半导体芯片的表面上，具备用来向该集成电路输入输出电源或信号的凸状端子，且中间夹着含有多个导电粒子的各向异性导电膜而装配到基板上边。
在上述半导体芯片的表面上，设置：与上述集成电路电连接的第1导体；覆盖该第1导体和上述半导体芯片的表面，且在第1导体上边形成了贯通孔的保护绝缘膜；用溅射法在该保护绝缘膜上边形成，且通过上述贯通孔与上述第1导体进行连接的第2导体；上述凸状端子上述第1导体与第2导体构成，形成得使其最为突出的端面自上述半导体芯片的表面的高度，比别的部位的突出面都高出在上述各向异性导电膜在所含的多个导电粒子的直径的误差以上。
使在该保护绝缘膜上形成的贯通孔的最大开口尺寸作成为在上述各向异性导电膜中所含的多个导电粒子的最小直径的1.5倍以内，是理想的。
此外，也可以使在上述保护绝缘膜上形成的贯通孔作成为正方形、长方形、多角形、圆形和椭圆形之内的任何一种形状的，或者这些之内的多个形状的贯通孔。
可以采用在比起因于上述第1导体的台阶而在上述保护绝缘膜上形成了台阶的范围还大的区域上形成上述第2导体的办法，加大凸状端子的最为突出的端面的有效面积。
附图的简单说明
图1的2层铝构造的凸状端子附近的剖面图，示出了本发明的半导体装置的实施例1。
图2A到图2F的剖面图，示出了该半导体装置的凸状端子的制作工序。
图3的3层铝构造的凸状端子附近的剖面图，示出了本发明的半导体装置的实施例2。
图4A到图4F的剖面图，示出了该半导体装置的凸状端子的制作工序。
图5的多晶硅层和2层铝构造的凸状端子附近的剖面图，示出了本发明的半导体装置的实施例3。
图6A到图6D的剖面图，示出了该半导体装置的凸状端子的制作工序。
图7的由厚膜钝化膜形成的凸状端子附近的剖面图，示出了本发明的半导体装置的实施例4。
图8A到图8D的剖面图，示出了该半导体装置的凸状端子的制作工序。
图9A到图9D的剖面图，示出了本发明的半导体装置的实施例5的凸状端子的表面处理工序。
图10的关键部位剖面图，示出了本发明的半导体装置向电路基板上装配的装配构造的例子。
图11是图10所示的凸状端子和保护绝缘膜的俯视图。
图12是与本发明的半导体装置的实施例6中的凸状端子附近的俯视图和与俯视图对应的图。
图13是与本发明的半导体装置的实施例7中的凸状端子附近的俯视图和俯视图对应的图。
图14A到图14D的剖面图，示出了现有的半导体装置的凸状端子的制作工序和构造。
优选实施例
为了更详细地说明本发明，用附图说明本发明的优选实施例。
[实施例1：图1和从图2A到图2F]
图1的剖面图，仅仅示出了本发明的半导体装置的实施例1的凸状端子附近。
该半导体装置，在半导体芯片100的表面上形成了选择氧化(LOCOS)膜204。该选择氧化膜204是切断成半导体芯片之前的硅晶片的表面的氧化层，借助于热处理形成，是在制作半导体装置方面必须的层。另外，虽然未画出来，但是在该半导体芯片100上已形成了由多个晶体管等的有源器件和电容器或电阻器等的无源器件以及连接它们的布线构成的集成电路。
在选择氧化膜204上边，形成了作为成为用来从外部输入输出电源或信号的电极焊盘的第1导体的第1铝层202。铝层212是用来形成半导体装置内的布线的铝层，与第1铝层一起，在用真空装置进行淀积的办法同时形成它们之后，进行图形化。这些铝层202、212，通常具有约1微米的厚度。
多晶硅层205，是半导体装置的布线，可采用在真空装置中进行淀积的办法形成，通常具有约0.5微米的厚度。
绝缘层210是在多晶硅层205的上边形成的绝缘膜，可采用对多晶硅层205进行热处理的办法形成，通常具有约0.5微米的厚度。
钝化膜203是出于保护半导体装置内的器件的目的而形成的保护绝缘膜。
该钝化膜203，可采用在真空装置中进行淀积的办法形成，通常具有约0.8微米的厚度。在该钝化膜203上，在第1铝层202上边已形成了开口部分203a。
第2铝层201是形成凸状端子200的导体，可采用在真空装置中用溅射法在钝化膜203的开口部分203a内形成，并通过该开口部分203a与第1铝层202导通，具有约2微米的厚度。
凸状端子(突点)200的最为突出的端面200a距半导体芯片100的表面的高度，是把第1铝层202的厚度、钝化膜203的厚度和第2铝层212的厚度加在一起的值，比把成为其它的部位的突出面的钝化膜203的厚度、多晶硅层205的厚度、绝缘层210的厚度和铝层212的厚度加在一起的厚度恰好高出在图1中用H表示的尺寸，该高度差H至少约为1微米。
图2A到图2F是示出了图1所示的半导体装置的凸状端子制作工序的钝化膜203的开口部分附近的剖面图，但表示剖面的斜线皆被省略。
图2A示出的是这样一种状态：在硅晶片213上制作选择氧化(LOCOS)膜204和未画出来的集成电路，并形成了第1铝层202和具有开口部分203a的钝化膜203之后，在用溅射法等的真空装置中的氩原子，对在第1铝层202的开口部分上边形成的氧化层进行了除去处理(反向溅射处理)之后，用溅射装置在整个面上连续地形成了第2铝层214。
图2B示出的是在该第2铝层214的整个面上形成了作为导电膜的透明导电膜207的状态。该透明导电膜207是用氧化铟锡(ITO)形成的，但是，作为防止表面氧化的导电膜，也可以使用金等的贵金属或铜、钛、钽等。
然后，如图2C所示，若向已形成了该透明导电膜207的第2铝层214的整个面上涂敷感光性抗蚀剂208，并借助于用金属掩模进行的暴光使之图形化后，则成为图2D所示的状态。
然后，以该抗蚀剂208为掩模用真空刻蚀装置进行刻蚀，如图2E所示，使透明导电膜207和第2铝层214图形化，形成作为第2导体的第2铝突点201。
然后，在图2F中示出了除去了抗蚀剂208后的状态。接着，切断硅晶片213成为单个的半导体芯片100，完成具备图1所示的凸状端子200的半导体装置。
该半导体装置的凸状端子200的构造，是在通常的半导体装置的制造工序中可以容易地形成的构造。
在这里，也可以使用金、铜、钛、钽等的导体来代替作为本实施例中的第1和第2导体的铝。
[实施例2：图3和图4A到图4F]
图3是示出本发明的半导体装置的实施例2的与图1同样的剖面图，对于与图1对应的部分赋予同一标号而省略其说明。
本实施例的目的是，借助于图1所示的半导体装置加大凸状端子200的高度差H，在图1所示的构造上边再设置第3铝层314，构成凸状端子200。
就是说，该半导体装置，在钝化膜203和开口部分203a上边设置作为第2导体的铝突点301，在钝化膜203上边，形成在该第2铝突点301上边设置了开口部分213a的第2钝化膜313。
接着，在该第2钝化膜313上边，设置通过其开口部分313a与第2铝突点301导通的第3铝突点314，构成凸状端子200。
因此，该凸状端子(突点)200的最为突出的端面200a的高度，成为第1铝层202的厚度、钝化膜203的厚度、第2铝突点301的厚度、第2钝化膜313的厚度和第3铝突点314的厚度加起来的值，其高度差H成为比图1所示的半导体装置大。
该构造，可以用与实施例1同样的工序，采用在第2铝突点301上边形成第2钝化膜313和第3铝突点314的办法得到。
图4A到图4F示出了制作本实施例的半导体装置的凸状端子的工序。
图4A示出了用与在上述实施例1中说明的工序同样的工序制作的剖面构造，取代实施例1中的第2铝突点201，形成了比之厚度薄的第2铝突点301。目的是为了缓和铝薄膜的应力和削减成本。
图4B示出了从图4A的状态开始，在其整个面上叠层形成了作为保护绝缘膜的第2钝化膜313的状态。
该第2钝化膜313与钝化膜203材质相同，厚度也大体上是一样的。
然后，向该第2钝化膜313上边的整个面上涂敷抗蚀剂802，如图4C所示，进行图形化，使得在第2铝突点301上边的凸状端子形成部分上形成开口部分802a。
接着如图4D所示，以抗蚀剂802为掩模，刻蚀除去该开口部分802a内的第2钝化膜313的部分，在凸状端子形成部位上形成开口部分313a。
此外，在包括该开口部分313a内在内的第2钝化膜313上边的整个面上，形成第3铝层805，涂敷抗蚀剂804，使之图形化为使得仅仅在凸状端子形成部位上剩下抗蚀剂，则成为图4E所示的状态。
在形成该第3铝层805时，由于有时候在第2钝化膜313的开口部分313a内露出来的第2铝突点301的表面上形成有氧化膜，故理想的是在真空中进行反向溅射处理，除去该氧化膜。
接着，以该抗蚀剂804为掩模，刻蚀第3铝层805，如图4F所示，形成第3铝突点314，完成凸状端子200。然后，采用切断该硅晶片213，分割成一个一个的半导体芯片100的办法，完成图3所示的半导体装置。
本实施例的凸状端子200的构造，也是在通常的半导体装置的制作工序中可以容易地形成的构造。
在这里，在本实施例中，由于作为第1、第2、第3导体使用的是铝，故虽然可以廉价地制造，但是当凸状端子的端面一旦氧化，在向电路基板上装配时与电路基板一侧之间的接触电阻将会变高。为此，与前边说过的实施例一样，在凸状端子200的最为突出的端面200a，就是说，在第3铝突点314的上表面上，作为防止氧化用的导电膜，例如可以预先形成由ITO形成的透明导电膜或金等的贵金属膜。
另外，也可以使这些第1、第2、第3导体的全部或仅仅使第3铝突点314用金、铜、钛、钽等的导体制作。
此外，也可以采用用同样的手法，第4层、第5层地反复进行相同的工序进行导体层的叠层的办法，进一步增高凸状端子的高度。
[实施例3：图5和图6A到图6D]
图5是示出本发明的半导体装置的实施例3的与图1同样的剖面图，对于与图1对应的部分赋予同一标号而省略其说明。
本实施例，是利用半导体装置中的布线和在晶体管的栅极中使用的多晶硅层和其上边的绝缘层，来增高凸状端子的高度的实施例。
突点下边的多晶硅层413，在用与半导体装置内的布线和晶体管的栅极中使用的多晶硅层205相同的材料形成多晶硅层205时，采用在真空装置内用溅射法等进行淀积的办法，同时形成，通常具有约0.5微米的厚度。
突点下边的绝缘层412，是在突点下边的多晶硅层413上边形成的绝缘膜，可以采用对突点下边的多晶硅层413进行热处理的办法，与多晶硅层205上边的绝缘层210同时形成，通常的厚度约0.5微米。
第1铝层402也可以采用在真空装置内用溅射法进行淀积的办法，与用于进行半导体装置内的布线的铝层212同时形成，通常具有约1微米的厚度。
钝化膜403是出于保护半导体装置内的器件的目的而形成的保护绝缘膜。用真空装置进行淀积而形成，通常具有约0.8微米的厚度。
第2铝突点401是用来形成凸状端子200的导体，也是采用在真空装置内借助于溅射法进行淀积的办法形成，具有约2微米的厚度。
钝化膜403的开口部分403a是用来使作为导体的第1铝层402，和用来与外部进行连接的第2铝突点401之间形成导通的开口。
本实施例中的凸状端子200的最为突出的端面200a的高度，是把第1铝层402的厚度、钝化膜403的厚度和第2铝突点401的厚度、突点下边的多晶硅层413的厚度和突点下边的绝缘层205的厚度加在一起的值。另一方面，布线部分突出面的高度，是多晶硅层205、绝缘层210、铝层212和钝化膜403的各个厚度加在一起的值，得到二者的高度差H。
该半导体装置的构造，在半导体装置的制作工序方面，在作为晶体管的栅极或布线使用的多晶硅层的形成工序中，如果在凸状端子的形成位置上，也先形成突点下边的多晶硅层413和突点下边的绝缘层412，则可以用在实施例1中说明的同样的工序，形成第2铝突点401。
图6A到图6D的剖面图示出了制作本实施例的半导体装置中的凸状端子的工序。
图6A示出了用通常的半导体装置的制造工序制作的部分的剖面图。
在这里，突点下边的多晶硅层413、突点下边的绝缘层412和第1铝层402，分别在形成半导体装置内的布线或晶体管的栅极所必须的多晶硅层205、绝缘层210和铝层212的工序中同时形成。
图6B示出了在真空中对在钝化膜403的开口部分403a内露出来的第1铝层402的表面进行反向溅射处理除去了氧化膜之后，用溅射法进行第2铝层701的叠层时的剖面构造。
图6C示出了向图6B的第2铝层701上边涂敷抗蚀剂702后使之图形化，使得仅仅剩下凸状端子形成部分后的状态。
接着，以该抗蚀剂702为掩模，刻蚀第2铝层701，如图6D所示，形成第2铝突点401，构成凸状端子200。
然后，采用切断该硅晶片213，分割成一个一个的半导体芯片100的办法，完成具备有图5所示的凸状端子200的半导体装置。
如上所述，由于本实施例中的凸状端子的制作工序，与通常的半导体装置的制造工序是一样的，故在分割成半导体芯片之后，不再需要另外进行形成凸状端子的工序。
在这里，也可以取代作为第1、第2导体的铝，用金、铜、钛、钽等的导体形成两方或仅仅形成第2导体。
此外，可以在凸状端子200的最为突出的端面200a上形成透明导电膜等的防止氧化用的导电膜。
[实施例4：图7和图8A到图8D]
图7示出了本发明的半导体装置的实施例4的凸状端子附近的构造，对于与图1对应的部分赋予同一标号而省略其说明。
在本实施例中使作为用来保护半导体装置内的器件而形成的保护绝缘膜的钝化膜901，在通常的区域中形成为约0.8微米的厚度，但在成为第2铝突点904的下侧的突点下边的区域901a中则形成为2倍的1.6微米的厚度，使凸状端子200的高度形成得高。
第2铝突点904，是用来形成凸状端子200的导体。该第2铝突点904采用用溅射法在真空装置内进行淀积的办法形成，具有约1微米的厚度。
钝化膜901的开口部分901b，是用来形成作为导体的第1铝层202和第2铝突点904之间的连接的开口。
该半导体装置的凸状端子200的最为突出的端面200a的高度，是把第1铝层202的厚度、钝化膜901的突点下边的区域901a的厚度和第2铝突点904的厚度加在一起的值。另一方面，布线部分突出面的高度，是钝化膜901的通常区域的厚度、多晶硅层205和绝缘层210、铝层212的厚度加在一起的值，其高度差H成为约0.8微米。
图8A到图8D示出了制作本实施例4的半导体装置的凸状端子的工序。
图8A的剖面图示出了用通常的半导体装置制造工序制作的部分的构造。
在硅晶片213上边，形成有用于制作半导体装置所必须的布线或晶体管的栅极的多晶硅层205、绝缘层210和铝层212。
此外，用于进行电路保护的钝化膜901，以作为通常的2倍的膜厚的1.8微米的厚度形成。
在真空中对在该钝化膜901的开口部分901b内露出来的第1铝层202的表面进行反向溅射法处理之后，如图8B所示，在整个面上，用溅射法叠层形成第2铝层1003，向其上边涂敷抗蚀剂1002并使之图形化为使得仅仅剩下凸状端子形成部位。
接着，以该抗蚀剂1002为掩模，刻蚀第2铝层1003，如图8C所示，形成第2铝突点904。
然后，以第2铝突点904为掩模，用使用CF4和O2的混合气体的PI装置，刻蚀钝化膜901。这时，要减少电力供应，使得第2铝突点904不会被刻蚀。
借助于该干法刻蚀，如图8D所示，刻蚀钝化膜901，使得除去已成为第2铝突点904的下侧的区域901a之外，其膜厚成为大约一半。
然后，切断硅晶片213分割成一个一个的半导体芯片100，完成图7所示的具备凸状端子200的半导体装置。
即便是用本实施例，如上所述，由于该凸状端子的制作工序与通常的半导体装置的制作工序的一样的，故不需要在分割成半导体芯片后形成凸状端子。就是说，本半导体装置，可以在通常的半导体装置的制作工序中容易地形成该凸状端子。
在这里，也可以取代作为第1、第2导体的铝，用金、铜、钛、钽等的导体形成两方或仅仅形成第2导体。
此外，可以在凸状端子200的最为突出的端面200a上形成透明导电膜等的防止氧化用的导电膜。
[实施例5：图9A到图9D]
本实施例作成为防止本发明的半导体装置的凸状端子因表面氧化而引起的接触电阻的上升的构造，用图9A到图9D说明实施例5的构造及其表面处理工序。
在本实施例中，示出了用透明导电膜覆盖凸状端子的表面的情况下的处理工序。
图9A示出的是这时的剖面图：如前边所述的各个实施例那样，对于在硅晶片213上边形成了第1铝层202和第2铝突点201的半导体装置，在真空装置中进行反向溅射处理，并对第2铝突点201的表面清洗干净之后，使用同一溅射装置，在其整个面上进行叠层连续地形成用ITO构成的透明导电膜501。
图9B示出的是向整个面上涂敷光致抗蚀剂510，借助于用金属掩模进行的暴光图形化后的剖面图。
接着，以该抗蚀剂510为掩模，用通常的酸等的液体刻蚀透明导电膜501，如图9C所示，除去凸状端子形成区域以外的透明导电膜501。
接着，若除去抗蚀剂501，如图9D所示，构成凸状端子的最上部的第2铝突点201的上表面和周围，将成为完全被透明导电膜501覆盖起来的状态，可以防止因第2铝突点201的表面氧化而导致导通电阻增加的现象。
在凸状端子的至少最为突出的端面上象这样地形成透明导电膜，对于实施例2到实施例4的不论哪一个实施例都是适用的。
也可以把金、铜、钛、钽等的金属膜作为防止氧化用的导电膜来取代用ITO制作的透明导电膜，来覆盖凸状端子的端面。
倘采用本发明，可以廉价地制作具备高度均一且具有足够的高度差的凸状端子的半导体装置。
[实施例6：图10和图11]
其次，对用各向异性导电膜把本发明的半导体装置装配到电路基板上的情况下的实施例进行说明。
图10和图11，用把前边所说的本发明的实施例3的半导体装置装配到液晶显示面板的玻璃基板上边的情况下的例子进行说明。图11是凸状端子200及其周围的俯视图，图10是沿图11的A-A线的剖面图。
中介各向异性导电膜(ACF)110地把已形成了凸状端子200的半导体芯片100装配到基板101上。
基板101不限于玻璃基板，也可以是PCB等的电路基板。在该基板101的表面上，用透明导电膜(ITO)或铜箔等形成电极102。
若把多个导电粒子分散到ACF中，把该ACF夹在中间，使半导体芯片100对于基板101定位后边推压边加热，则导电粒子就被夹持在电极102和凸状端子200之间，使之变形为有若干压溃，对两者进行电连接。
在设导电粒子111的最小直径为Ds，最大直径为DM时，使半导体装置的凸状端子200的最为突出的端面和其它的突出面之间的高度差，成为大于最小直径Ds和最大直径DM之差(导电粒子的直径之差)，是理想的。
第2铝突点401是成为凸状端子200的中心的铝层。其高度比作为该半导体装置的次高的面的布线部分的高度仅仅高出H。若该高度差小，则最大直径的导电粒子111将被夹持在电极102和布线部分之间，故电极102和第2铝突点401不能中介导电粒子111地进行连接。
另一方面，为了增高凸状端子200的高度，第2铝突点401的叠层时间和刻蚀时间都要变长，故不仅成本将提高，还会导致形成后的应力产生的裂缝或变形。就是说，把凸状端子200的高度作成为最低限度的突点高度是重要的。
在本实施例中，第2铝突点401的高度被形成为比最大导电粒子直径和最小导电粒子直径之差还大。就是说，在最小导电粒子直径为3微米，最大导电粒子直径为5微米的情况下，若使高度差H比作为其差的2微米大，则肯定会使电极102和第2铝突点401进行连接。
[实施例7：图12]
其次，给出借助巧妙设计钝化膜开口而拓宽了连接的有效区域的情况下的实施例。图12是其突点形状为八角形的情况下的俯视图和沿其B-B线的剖面图。
在图中，画在上部的是本实施例的俯视图。Ra相当于第2铝突点401所形成的台阶的直径。Rb表示凸状端子的起因于多晶硅层413的厚度和突点下边的绝缘层412所形成的台阶的台阶的直径。Rc表示起因于第1铝层402所形成的台阶的台阶的直径。
h1是正方形的钝化膜的开口部分，h2是长方形的钝化膜的开口部分，h3是圆形的钝化膜的开口部分。PV径a是开口h1的一边的长度，PV径b是开口h2的最短的直径，PV径c是开口h3的直径的长度。
PV径a和PV径c比图10的最小导电粒子直径Ds的1.5倍小。不论哪一个PV开口部分，即便是在最坏的情况下也只能进入一个导电粒子。
在PV径b的开口h2那样的长方形的情况下，只要使长边的长度比最小导电粒子直径的1.5倍小，就只能进入一个最小导电粒子。例如在最小导电粒子直径Ds为3微米的情况下，PV径b的开口h2成为比4.5微米×4.5微米还小的长方形。
此外，虽然未画出来，PV开口的形状既可以是圆也可以是椭圆。在这种情况下，长轴(在圆的情况下为直径)成为比最小导电粒子直径Ds的1.5倍还短。
倘采用本发明，与PV开口部分变窄的量相对应，连接有效区域变大，与基板上边的电极变得易于进行连接。就是说，与现有的构造比，凸型电极所需要的区域可以窄小一些。
由于通常的导电粒子是2～5微米，故PV开口部分的区域虽然将成为3微米×3微米～5微米×7微米以下，但是，实验上已经确认与下部的第1铝层402可以用低电阻进行连接。
另外，由于现有的区域是用现有例示出的构造形成的区域，故在这里只好割爱而不予说明。此外，本实施例虽然是用在特愿平10-43140号公报的集成电路中的布线和晶体管栅极中使用的多晶硅层和其上边的绝缘层制作凸状电极的例子，但是即便是在特愿平10-43140号中的其它的构造中也是一样的。
[实施例8：图13]
其次，给出采用把第2铝突点405制作得大的办法拓宽连接有效区域的情况下的实施例。图13是突点形状为八角形的情况下的剖面图和俯视图。在图中，上部画的是本实施例的俯视图。直径ra表示突点下边的多晶硅层413的厚度和突点下边的绝缘层412所形成的台阶的直径。直径rb相当于第1铝突点405所形成的台阶的直径。直径rc表示起因于钝化膜开口部分203a的台阶的直径。
第2铝突点405，是以覆盖为了形成突点而形成的所有的台阶的形式形成的。为此，与现有技术比，连接有效区域405a的面积变宽，与基板上边的电极的连接变得易于进行。就是说，与现有的构造比，凸型电极所需要的区域可以窄小一些。
在本实施例中，虽然示出的是第2铝突点405覆盖所有的台阶的构造，但是当然也可以采取仅仅覆盖第1个台阶的构造。就是说，如果采用从第2铝突点405的最高的位置开始覆盖最初的台阶的构造，则可以达到目的。
若把以上的实施例6、实施例7和实施例8组合起来则可以拓宽连接有效区域，成为用来进行ACF装配的确实且具有可靠性的凸型电极。
工业上利用的可能性
如上所述，本发明的半导体装置，可以廉价地制作具备在ACF装配中可以确实地对基板上边的电极进行连接，且构造上稳定的凸状端子的集成电路。

Claims (5)

1.一种半导体装置，该半导体装置在形成了集成电路的半导体芯片的表面上具备在布线和晶体管的栅极中使用的多晶硅层、覆盖其上边的绝缘层、在该绝缘层上边形成的布线用导体层，以及用来向上述集成电路输入输出电源或信号的凸状端子，其特征是：
在形成上述半导体芯片的表面的凸状端子的部位上，设置有由与上述多晶硅层和上述绝缘层同种材料构成的多晶硅膜和绝缘膜，
由与布线用导体层相同的材料，用溅射法形成的覆盖该绝缘膜、并与上述布线用导体层电连接的第1导体，
形成有覆盖该第1导体和布线用导体层和上述半导体芯片的表面、并在上述第1导体上边设置有开口部分的保护绝缘膜，以及
在该保护绝缘膜上边，用溅射法形成的通过上述开口部分与上述第1导体导通的第2导体，
所述凸状端子用上述多晶硅膜与绝缘膜和上述第1导体与第2导体构成，且形成得使其最为突出的端面自上述半导体芯片的表面的高度比别的任何部位的突出面都高。
2.权利要求1所述的半导体装置，其特征是：上述第1导体、第2导体都用铝形成。
3.权利要求1所述的半导体装置，其特征是：用防止表面氧化的导电膜，覆盖上述凸状端子的上述最为突出的端面。
4.一种半导体装置，该半导体装置在已形成了集成电路的半导体芯片的表面上，具备用来向该集成电路输入输出电源或信号的凸状端子，其特征是：
在上述半导体芯片的表面上设置有：
与上述集成电路电连接的第1导体；
覆盖该第1导体和上述半导体芯片的表面、并在上述第1导体上边形成了开口部分的保护绝缘膜，以及
用溅射法在该保护绝缘膜上形成的、通过上述开口部分与上述第1导体导通的第2导体；
其中，上述保护绝缘膜的第2导体的下部区域的膜厚形成得比别的区域厚，以及
所述凸状端子由上述第1导体和第2导体及覆盖该第2导体上表面的导电氧化膜或贵金属膜构成，其最为突出的端面自上述半导体芯片的表面的高度，形成得比别的任何部位的突出面都高。
5.权利要求4所述的半导体装置，其特征是：上述第1导体、第2导体均由铝形成。
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JP2003203940A (ja) * 2001-10-25 2003-07-18 Seiko Epson Corp 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
TWI227556B (en) * 2003-07-15 2005-02-01 Advanced Semiconductor Eng Chip structure
DE102008042107A1 (de) * 2008-09-15 2010-03-18 Robert Bosch Gmbh Elektronisches Bauteil sowie Verfahren zu seiner Herstellung
EP2444999A4 (en) * 2009-06-18 2012-11-14 Rohm Co Ltd SEMICONDUCTOR DEVICE
TW201203403A (en) * 2010-07-12 2012-01-16 Siliconware Precision Industries Co Ltd Semiconductor element and fabrication method thereof
CN103681696A (zh) * 2013-12-24 2014-03-26 京东方科技集团股份有限公司 一种电极引出结构、阵列基板以及显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4188438A (en) * 1975-06-02 1980-02-12 National Semiconductor Corporation Antioxidant coating of copper parts for thermal compression gang bonding of semiconductive devices
JPS58115860A (ja) * 1981-12-29 1983-07-09 Fujitsu Ltd 半導体装置
US4661375A (en) 1985-04-22 1987-04-28 At&T Technologies, Inc. Method for increasing the height of solder bumps
US5134460A (en) * 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
JPH02285638A (ja) * 1989-04-27 1990-11-22 Toshiba Corp 半導体装置
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
JPH09129648A (ja) * 1995-10-31 1997-05-16 Toshiba Corp 半導体素子およびその実装方法
JPH09330932A (ja) * 1996-06-10 1997-12-22 Matsushita Electric Ind Co Ltd バンプ形成体およびバンプ形成方法

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