KR20030001438A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 칩의 전극 형성 표면측상에 도전 배선을 형성하여 확장한 전극 피치를 갖는 칩사이즈 패키지를 효율적이고 저비용으로 제조하는 방법으로서, 특히 배선 및 범프 형성을 위한 방법. 반도체 장치는 반도체 소자, 배선 형성 금속박을 식각하여 반도체 소자상에 형성한 도체 배선을 포함하는 반도체 장치; 및 배선 형성용 금속박을 반도체상의 전극 형성 표면측상에 적층하는 단계, 금속박상에 레지스트 배선 패턴을 형성하는 단계, 및 장치를 개별 소자로 분할하는 단계를 포함하는 반도체 장치의 제조 방법.

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREFOR}
최근에, IC 패키지의 소형화, 고기능화, 고집적화, 및 다핀화가 크게 진척되었다. 또한, 칩사이즈와 동일한 사이즈를 갖는 패키지인 CSP 가 최근에 개발되었다.
특개평 JP-A-11-121507 공보에서는, 웨이퍼의 상태로 패키징하는 방법과 칩사이즈 패키지를 제조하는 방법을 제안하고 있다. 그러나, 이 방법에서는, IC 패키지와 외부를 접속시키는 범프가 IC 의 전극 위치에 형성되어 있다. 칩사이즈의 축소와 다핀화라는 최근의 경향에 따라서, 칩의 전극을 배열하는 피치가 점점 좁아지는 상태에 있으며, IC 칩상의 전극 재배치를 행하여 전극 피치를 확장함으로써 그후의 실장을 용이하게 할 필요가 있다.
본 발명은, 상기 종래기술의 문제점들을 해결하고, 반도체 소자의 전극 형성면측에 도체 배선을 형성하여 전극 피치를 확장시킨 칩사이즈 패키지를 효율적이고저비용으로 제조하는 방법을 제공하는 것이며, 특히 배선과 범프의 형성을 용이하게 할 수 있는 방법을 제공하는 것이다.
본 발명은, IC 칩상에 전극들을 재배치하기 위한 도체 배선이 형성된 칩사이즈 반도체 장치에 관한 것으로, 특히 웨이퍼에서 일괄처리가 가능한 제조 방법에 관한 것이다.
도 1 은 본 발명의 제 1 실시형태와 제 2 실시형태에 대한 회로 형성 단계의 일예를 나타나는 도면이다 (반도체 웨이퍼상에 배선용 동박을 적층하는 단계). 도 2 는 본 발명의 제 1 실시형태와 제 2 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (배선용 동박상에 도체 배선을 형성하는 단계). 도 3 은 본 발명의 제 1 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (개별 소자들로 절단하는 단계). 도 4 는 본 발명의 제 1 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (절단후의 소자). 도 5 는 본 발명의 제 2 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (배선용 동박상에 솔더 범프를 형성하는 단계). 도 6 은 본 발명의 제 2 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (개별 소자들로 절단하는 단계). 도 7 은 본 발명의 제 2 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (절단후의 소자). 도 8 은 본 발명의 제 3 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (반도체 웨이퍼상에 배선용 동박을 적층하는 단계). 도 9 는 본 발명의 제 3 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (범프 형성). 도 10 은 본 발명의 제 3 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (에칭 스토퍼층 니켈의 선택적 에칭). 도 11 은 본 발명의 제 3 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (배선 형성용 동박의 선택적 에칭). 도 12 는 본 발명의 제 3 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (개별 소자들로 절단하는 단계). 도 13 은 본 발명의 제 3 실시형태의 회로 형성 단계의 일예를 나타내는 도면이다 (절단후의 소자). 도 14 는 본 발명의 제 4 실시형태의 절연 수지의 코딩과 표면 연마 단계를 나타내는 도면이다. 도 15 는 본 발명의 제 4 실시형태의 솔더 범프를 형성하는 단계를 나타내는 도면이다. 도 16 은 본 발명의 제 4 실시형태의 개별 소자들로의 절단 단계를 나타내는 도면이다.도 17 은 본 발명의 제 4 실시형태의 절단후의 소자를 나타내는 도면이다. 도 18 은 본 발명의 제 1, 제 2, 제 3, 및 제 4 실시형태의 절단후의 소자의 정면도이다.
본 발명자들은, 표면에 회로소자가 형성된 반도체 웨이퍼의 전극이 형성된 면측에, 본 발명자들이 이전에 출원한 금속박과 세라믹의 접합기술 (국제공개번호WO99/58470호공보 참조) 을 사용하여, 배선 형성용 금속박을 적층한 후, 그 금속박을 에칭하여 배선을 형성하고, 개별 소자들로 분할함으로써, 상기 목적을 해결할 수 있음을 발견하였다.
또한, 범프 형성에 있어서는, 전극 형성면측에 회로 소자가 형성된 반도체 웨이퍼에 배선 형성용 다층 금속박을 적층하고, 그위에 범프를 갖는 배선을 단순히 에칭함으로써 범프를 형성할 수 있음을 발견하였다.
즉, 청구항 제 1 항에 기재된 본 발명은, 반도체 소자와, 배선 형성용 금속박을 에칭하여 형성한 반도체 소자상의 반도체 배선을 포함하는 반도체 장치를 제공한다 (이하, 본 발명의 제 1 실시형태라고 함).
이 경우, 배선 형성용 금속박은 구리인 것이 바람직하다.
또한, 이 경우, 배선 형성용 금속박의 두께는 1 내지 100μm 인 것이 바람직하다.
위에서 설명한 본 발명의 제 1 실시형태의 반도체 장치는, 청구항 제 4 항의 본 발명과 같이, 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극 형성면측에 배선 형성용 금속박을 적층하는 단계, 금속박상에 레지스트 배선 패턴을 형성하는단계, 금속박을 에칭하는 단계, 및 개별 소자들로 분할하는 단계를 통하여 얻어질 수 있다.
이 경우, 배선 형성용 금속박은 구리인 것이 바람직하다.
또한, 이 경우, 배선 금속박의 두께는 1 내지 100μm 인 것이 바람직하다.
또한, 이 경우, 표면에 회로 소자가 형성된 반도체 웨이퍼는, 금속박막이 표면에 형성된 반도체 웨이퍼인 것이 바람직하다.
또한, 청구항 제 8 항의 본 발명은 반도체 소자와, 배선 형성용 금속박을 에칭하여 형성한 반도체 소자상의 도체 배선과 솔더 범프를 포함하는 반도체 장치를 제공한다 (이하, 본 발명의 제 2 실시형태라고 함).
이 경우, 배선 형성용 금속박은 구리인 것이 바람직하다.
또한, 이 경우, 배선 형성용 금속박의 두께는 1 내지 100μm 인 것이 바람직하다.
본 발명의 제 2 실시형태의 반도체 장치는, 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극 형성면측에 배선 형성용 금속박을 적층하는 단계, 금속박상에 레지스트 배선 패턴을 형성하는 단계, 금속박을 에칭하는 단계, 솔더 범프를 형성하는 단계, 및 개별소자로 분할하는 단계를 통하여 얻어질 수 있다.
이 경우, 배선 형성용 금속박은 구리인 것이 바람직하다.
또한, 이 경우, 배선 형성용 금속박의 두께는 1 내지 100μm 인 것이 바람직하다.
또한, 이 경우, 표면에 회로 소자가 형성된 반도체 웨이퍼는, 금속박막이 표면에 형성된 반도체 웨이퍼인 것이 바람직하다.
또한, 청구항 제 15 항의 발명은, 반도체 소자와, 반도체 소자상의 범프를 갖는 도체 배선을 포함하는 반도체 장치를 제공한다 (이하, 본 발명의 제 3 실시형태라고 함).
이 경우, 배선 형성용 다층 금속박은, 범프 형성용 구리 또는 솔더박/에칭 스토퍼층 니켈/ 배선 동박의 3 개층을 포함하는 금속 적층체인 것이 바람직하며, 범프 형성용 구리 또는 솔더박 (solder foil) 의 두께는 1 내지 100μm 인 것이 바람직하다. 또한, 에칭 스토퍼층 니켈은 0.5 내지 3μm 두께의 니켈 플레이팅 (nickel plating) 또는 1 내지 10μm 의 니켈박 클래드 (nickel foil clad) 인 것이 바람직하다.
또한, 이 경우, 배선 형성용 구리박의 두께는 1 내지 100μm 인 것이 바람직하다.
위에서 설명한 본 발명의 제 3 실시형태의 반도체 장치는, 표면에 회로소자가 형성된 반도체 웨이퍼상의 전극 형성면측에 배선 형성용 다층 금속박을 적층하는 단계, 그 다층 금속박상에 범프 형성용 레지스트 배선 패턴을 형성하는 단계, 금속박을 선택 에칭하는 단계, 에칭 스토퍼층을 제거하는 단계, 배선 형성용 레지스트 배선 패턴을 형성하는 단계, 에칭에 의해 배선을 형성하는 단계, 및 개별 소자들로 분할하는 단계를 포함하는 반도체 장치 제조방법을 통하여 제조할 수 있다.
반도체 장치의 제조방법에 있어서, 배선 형성용 다층 금속박은 범프 형성용 구리 또는 솔더박/에칭 스토퍼층 니켈/배선 형성용 동박의 3 개층을 포함하는 금속적층체인 것이 바람직하다. 또한, 범프 형성용 구리 또는 솔더박의 두께는 10 내지 100μm 인 것이 바람직하다. 또한, 에칭 스토퍼층 니켈은 0.5 내지 3μm 두께의 니켈 플레이팅 또는 1 내지 10μm 두께의 니켈박 클래드인 것이 바람직하다. 또한, 배선 형성 동박의 두께는 1 내지 100μm 인 것이 바람직하다.
또한, 반도체 장치의 제조 방법에 있어서, 표면에 회로 소자가 형성된 반도체 웨이퍼는, 금속 박막이 표면에 형성된 반도체 웨이퍼인 것이 바람직하다.
본 발명에 따른 반도체 장치는, 반도체 소자와, 배선 형성용 다층 금속박을 에칭하여 형성한, 범프를 갖는 반도체 소자상의 도체 배선, 절연 수지, 및 솔더 범프를 포함한다.
본 발명의 반도체 장치의 제조 방법은, 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극형성측에 배선 형성용 금속박을 적층하는 단계, 그 다층 금속박상에 범프 형성용 레지스트 배선 패턴을 형성하는 단계, 금속박을 선택 에칭하는 단계, 에칭 스토퍼층을 제거하는 단계, 배선 형성용 레지스트 배선 패턴을 형성하는 단계, 에칭에 의해 배선을 형성하는 단계, 절연 수지를 도포하고 그 표면을 연마하는 단계, 솔더 범프를 형성하는 단계, 및 개별 소자들로 분할하는 단계를 포함한다.
우선, 본 발명의 제 1 실시형태를 설명한다.
본 발명의 제 1 실시형태는, 표면에 회로 소자가 형성된 반도체 웨이퍼와, 배선 형성용 금속박을 에칭하여 형성한 반도체 소자상의 도체 배선을 포함하는 반도체 장치에 관한 것이다.
반도체로서는, 일반적으로 사용되는 반도체 웨이퍼 등을 사용할 수 있으며, 배선 형성용 금속박으로서는, 바람직하게는 1 내지 100μm 두께를 갖는 구리로 형성된 박을 사용할 수 있다. 도체 배선은, 적절한 희망 형상으로 형성할 수 있다.
본 발명의 제 1 실시형태의 반도체 장치는, 표면에 회로소자가 형성된 반도체 웨이퍼의 전극 형성면측에 배선 형성용 금속박을 적층하는 단계, 그 금속박상에 레지스트 배선 패턴을 형성하는 단계, 금속박을 에칭하는 단계, 및 개별 소자로 분할하는 단계를 포함하는 반도체 장치의 제조 방법을 통하여 제조할 수 있다
기판으로서는, 표면에 회로 소자가 형성된 반도체 웨이퍼 등과 같이 일반적으로 사용되는 것들을 사용할 수 있다. 배선 형성용 금속박으로서는, 바람직하게는 1 내지 100μm 의 두께를 갖는 구리로 형성된 박을 위에서 설명한 바와 같이 사용할 수 있다.
경우에 따라서, 표면 크리닝후에 스퍼터링법, 기상 증착법 등을 사용하여, 표면에 회로 소자가 형성된 반도체 웨이퍼상에 금속 박막을 제공할 수 있다. 이를 통해 반도체 웨이퍼상에 금속박을 용이하게 적층할 수 있다. 박막을 형성하는 금속으로서는, 반도체의 칩 전극이 Al 인 경우, Cr, Mo, W 등을 배리어 금속으로서 사용할 수 있지만, 에칭에 의한 후속 제거가 곤란하게 된다. 그결과, 에칭 제거의 용이성 관점에서, 니켈을 사용하는 것이 바람직하다.
배선 형성용 금속박을 반도체 웨이퍼에 적층하는 것은, 본 발명자가 이전에 출원한 국제공개번호WO99/58470호공보에 개시된 기술을 사용하여 수행할 수 있다 (도 1).
적층후에, 배선 형성 금속박상에 레지스트를 도포하고, 노광과 현상을 수행하여 레지스트 배선 패턴을 형성한다. 여기서, 레지스트 배선 패턴의 형성은, 후에 개별 소자들로 용이하게 분할할 수 있게 하는 것이 바람직하며, 예를들어, 분할부분에는 레지스트를 도포하지 않는 수단을 채택할 수 있다.
레지스트 도포, 노광과 현상 등의 일련의 방법들은 통상의 방법에 기초하여 수행할 수 있다.
그후, 배선 형성용 금속박을 에칭한다. 금속박이 구리인 경우에는, 상업적으로 입수가능한 알칼리계 구리 에칭액을 에칭액으로서 사용한다.
이어서, 레지스트를 제거하여 배선을 형성한다 (도 2).
마지막으로, 개별 소자들로 분할한다. 즉, 위에서 설명한 바와 같이, 배선 패턴 형성시 형성된 개별 소자 영역의 경계를 나타내는 분할 부분이 명확한 경우에는, 그 부분을 기준으로 하여 개별 소자로 분할한다 (도 3, 4).
분할은 다이아몬드 블레이드, 레이저 등을 사용하여 수행한다.
우선, 본 발명의 제 2 실시형태를 설명한다.
본 발명의 제 2 실시형태는, 반도체 소자와, 배선 형성용 금속박을 에칭하여 형성한 반도체 소자상의 도체 배선, 및 솔더 범프를 포함하는 반도체 장치에 관한 것이다.
반도체, 배선 형성용 금속박, 및 도체 배선은 본 발명의 제 1 실시형태에 대하여 설명한 것과 동일하다.
위에서 설명한 반도체 장치는, 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극형성면측에 배선 형성용 금속박을 적층하는 단계, 그 금속박상에 레지스트 배선 패턴을 형성하는 단계, 금속박을 에칭하는 단계, 솔더 범프를 형성하는 단계, 및 개별 소자들로 분할하는 단계를 포함하는 반도체 장치 제조 방법를 통하여 제조할 수 있다.
기판으로서는, 표면에 회로 소자가 형성된 반도체 웨이퍼를 통상적으로 사용할 수 있으며, 경우에 따라서, 그 반도체 웨이퍼 등의 표면 크리닝 후에 금속박막을 제공할 수 있다. 또한, 반도체 웨이퍼로의 배선 형성용 금속박의 적층은, 본 발명자들이 이전에 출원한 국제공개번호WO99/58470호 공보에 기재된 기술을 사용하여, 본 발명의 제 1 실시형태에서와 동일한 방법으로 수행할 수 있다 (도 1).
적층후에, 본 발명의 제 1 실시형태와 같이, 배선 형성 금속박상에 레지스트를 도포하고, 노광과 현상을 수행하여 레지스트 배선 패턴을 형성하고, 이어서 배선 형성용 금속박을 에칭한 후, 레지스트를 제거하여 배선을 형성한다 (도 2). 레지스트 배선 패턴은 제 1 실시형태와 같이 후속하여 개별 소자들로 용이하게 분할할 수 있도록 하는 것이 바람직하다.
본 발명의 제 2 실시형태에서는, 이어서 솔더 범프를 형성한다 (도 5). 솔더 범프는 전극을 재배치하는 위치에 형성한다.
마지막으로, 개별 소자들로 분할한다. (도 6, 7). 분할은 본 발명의 제 1 실시형태에서와 동일하다.
이어서, 본 발명의 제 3 실시형태를 설명한다.
본 발명의 제 3 실시형태는, 반도체 소자와, 배선 형성용 다층 금속박을 에칭하여 형성한 반도체 소자상에 범프를 갖는 도체 배선을 포함하는 반도체 장치에 관한 것이다.
반도체 소자, 배선 형성용 금속박, 도체 배선은 본 발명의 제 1 실시형태와 제 2 실시형태에서와 동일하다.
도체 배선의 두께는 위에서 설명한 바와 같이 1 내지 100μm 이고, 에칭 스토퍼층은 0.5 내지 3 μm 두께, 바람직하게는 1 내지 2μm 두께의 니켈 플레이팅 또는 1 내지 10μm 두께, 바람직하게는 2 내지 5μm 두께의 니켈박 클래드를 사용할 수 있다.
범프의 두께는 10 내지 100μm 이고, 바람직하게는 10 내지 50μm 이다.
위에서 설명한 본 발명의 제 3 실시형태에 따른 반도체 장치는, 표면에 회로소자가 형성된 반도체상의 전극 형성면측에 배선 형성용 다층 금속박을 적층하는단계, 그 다층 금속박상에 범프 형성용 레지스트 배선 패턴을 형성하는 단계, 금속박을 선택 식각하는 단계, 에칭 스토퍼층을 제거하는 단계, 배선 형성용 레지스트 배선 패턴을 형성하는 단계, 에칭에 의해 배선을 형성하는 단계, 및 개별 소자로 분할하는 단계를 포함하는 반도체 장치 제조 방법을 통해서 제조할 수 있다.
우선, 표면에 회로소자가 형성된 반도체 웨이퍼의 전극 형성면측에, 배선 형성용 금속 적층체를 적층한다 (도 8). 배선 형성용 금속 적층체에 대하여, 예를들어, 범프 형성용 구리 또는 솔더박 (10 내지 100μm 의 두께)/ 에칭 스토퍼층 니켈 (플레이팅의 경우에 0.5 내지 3μm 의 두께이고, 박의 경우에 1 내지 10μm 의 두께)/ 배선 동박 (1 내지 100μm) 을 포함하는 금속적층체를 사용할 수 있다.
적층은 본 발명의 제 1 실시형태와 제 2 실시형태 부분에서 설명한 것과 동일한 방법으로 수행한다.
적층후에, 금속 적층체상에 레지스트를 코팅하고, 노광과 현상을 수행하여 범프 형성용 레지스트 패턴을 형성한다.
그후, 금속 적층체의 범프 형성층을 선택 식각한다 (도 9). 범프 형성층이 동박인 경우에, 상업적으로 입수가능한 알칼리계 구리 에칭액 등의 구리 선택 에칭액을 사용하여 에칭을 수행함으로써, 범프를 형성한다.
이어서, 에칭 스토퍼층을 제거한다.
에칭 스토퍼층이 니켈 플레이팅 또는 박인 경우에, 상업적으로 입수가능한 니켈 제거액 (예를들어, Mertex사제 N-950) 을 사용할 수 있다 (도 10).
또한, 배선 형성용 레지스트 배선 패턴을 형성한다. 이 경우, 레지스트배선 패턴은 나중에 설명할 개별 소자 영역으로의 분할에 대응하여, 소자 영역 각각 사이의 경계를 나타내도록 적용하는 것이 바람직하며, 이는 본 발명의 제 1 실시형태와 제 2 실시형태에서와 동일하다.
이어서, 배선층을 식각한다. 배선층이 구리인 경우에는, 상업적으로 입수가능한 알칼리계 구리 에칭액 등을 사용할 수 있다. 에칭에 의해 배선을 형성한 후에, 레지스트를 제거한다 (도 11).
최종적으로, 개별 소자들로 분할한다 (도 12, 13). 분할은 본 발명의 제 1 실시형태 및 제 2 실시형태에서와 동일한 수단으로 수행할 수 있다. (
(실시예)
실시예 1 (본 발명의 제 1 실시형태)
(1) 재료
표면에 회로 소자가 형성된 반도체 웨이퍼 (1) 와 배선 형성용 동박 (15μm 두께) (2)을 국제공개 WO99/58470호공보에 개시된 방법으로 적층한 것을 기판으로 사용한다 (도 1).
적층전에, 예를들어 스퍼터링법이나 기상증착법을 사용하여 반도체 웨이퍼상에 금속 박막 (니켈) 을 제공하였다.
(2) 배선의 형성
동박상에 레지스트를 도포한후에, 노광과 현상을 수행하여 레지스트 배선 패턴을 형성하였다. 그후, 구리를 에칭하여, 배선 (3) 을 형성하였다 (도 2).
(3) 각각의 소자로 분할함 (도 3, 4, 18).
실시예 2 (본 발명의 제 2 실시형태)
(1) 재료
실시예 1 에서와 동일한 방법으로, 표면에 회로 소자가 형성된 반도체 웨이퍼 (1) 와 배선 형성용 금박 (15 μm) (2) 을 적층한 것을 사용하였다 (도 1).
(2) 배선의 형성
동박상에 레지스트를 도포한 후에, 노광과 현상을 수행하여 배선 형성용 레지스트 배선 패턴을 형성하였다. 그후, 구리를 에칭하여, 배선 (3) 을 형성하였다 (도 2).
(3) 솔더 범프의 형성
전극을 배치하는 위치의 배선상에 솔더 범프 (4) 를 형성하였다 (도 5).
(4) 각각의 개별소자들로 분할함 (도 6, 7, 18)
실시예 3 (본 발명의 제 3 실시형태)
(1) 재료
표면에 회로소자가 형성된 반도체 웨이퍼 (실시예 1에서 사용한 것과 동일함) 에 범프 형성 동박 (35μm 두께) (5)/ 에칭 스토퍼층 니켈 (1μm 의 플레이팅 두께)(6)/ 배선 형성용 동박 (15μm) (1) 을 포함하는 금속 적층체를 반도체 기판상에 적층하였다 (도 8).
(2) 패턴의 형성
금속 적층체상에 레지스트를 도포한 후에, 노광과 현상을 수행하여, 범프 형성 배선 패턴을 형성하였다.
(3) 에칭
알칼리계 구리 에칭액 등의 상업적으로 입수가능한 구리 에칭액을 사용하여 구리를 선택 에칭함으로써, 범프 (7) 를 형성하였다 (도 9).
(4) 에칭 스토퍼층의 제거
상업적으로 입수가능한 니켈 제거액 (Mertex사제 N-950) 을 사용하여 에칭 스토퍼층 니켈 (6) 을 제거하였다 (도 10).
(5) 배선 형성용 레지스트 배선 패턴을 형성하였다.
(6) 알칼리계 구리 에칭액 등의 구리 에칭액을 사용하여 에칭을 수행함으로써, 배선 (3) 을 형성하였다 (도 11).
(7) 각각의 소자들로 분할함 (도 12, 13, 18).
실시예 4 (본 발명의 제 4 실시형태)
(1) 재료
표면에 회로 소자가 형성된 반도체 웨이퍼 (실시예 1 에서 사용한 것과 동일함) 에 범프 형성용 동박 (35μm 두께) (5)/ 에칭 스토퍼층 니켈 ( 1μm 의 플레이팅 두께) (6)/ 배선 형성용 동박 (15μm) (1) 을 포함하는 금속 적층체를 적층하였다 (도 8).
(2) 패턴의 형성
금속 적층체상에 레지스트를 도포한 후에, 노광과 현상을 수행하여 범프 형성 레지스트 배선 패턴을 형성하였다.
(3) 에칭
알칼리계 구리 에칭액 등의 상업적으로 입수가능한 구리 에칭액을 사용하여 구리를 선택 에칭함으로써, 범프 (7) 을 형성하였다.
(4) 에칭 스토퍼층의 제거
상업적으로 입수가능한 니켈 제거액 (Mertex사제 N-950) 을 사용하여 에칭 스토퍼층 니켈 (6) 을 제거하였다.
(5) 배선 형성용 레지스트 배선 패턴을 형성하였다.
(6) 알칼리계 구리 에칭액 등의 구리 에칭액을 사용하여 에칭을 수행한 후 레지스트를 제거함으로써, 배선 (3) 을 형성하였다 (도 11).
(7) 폴리이미드 등의 절연 수지를 반도체 웨이퍼 전체에 도포하여 수지 캡슐화를 적용하였다. 그후, 구리 범프가 표면에 노출하도록 연마를 수행하였다 (도 14).
(8) 인쇄법 등을 사용하여 솔더 범프를 형성하였다 (도 15).
(9) 각각의 소자로 분할하였다 (도 16, 17, 18).
본 발명에 따르면, 반도체의 전극 형성 표면측상의 도체 배선을 형성하여 전극 피치를 확장한 칩 사이즈 패키지를 효율적으로 그리고 저비용으로 제조할 수 있다. 특히, 배선 및 범프의 형성을 용이하게 할 수 있다.
따라서, 본 발명에 따른 반도체 장치와 배선 형성 방법은 반도체 분야에서 유용하게 사용된다.

Claims (27)

  1. 반도체 소자와, 배선 형성용 금속박을 에칭하여 형성한 반도체 소자상의 도체 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 배선 형성용 금속박은 구리를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 배선 형성용 금속박은 1 내지 100μm 의 두께인 것을 특징으로 하는 반도체 장치.
  4. 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극 형성면측에 배선 형성용 금속박을 적층하는 단계, 그 금속박을 포토에칭하여 레지스트 배선 패턴을 형성하는 단계, 금속박을 에칭하는 단계, 및 개별 소자들로 분할하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 배선 형성용 금속박은 구리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    배선 형성용 금속박은 1 내지 100μm 의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항 내지 제 6 항중의 어느 한항에 있어서,
    상기 표면에 회로 소자가 형성된 반도체 웨이퍼는, 금속박막이 표면에 형성된 반도체 웨이퍼인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 소자, 배선 형성용 금속박을 에칭하여 형성한 반도체 소자상의 도체 배선, 및 솔더 범프를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 배선 형성용 금속박은 구리를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 배선 형성용 금속박은 1 내지 100μm 의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  11. 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극 형성면측에 배선 형성용 금속박을 적층하는 단계, 그 금속박상에 레지스트 배선 패턴을 형성하는 단계, 금속박을 에칭하는 단계, 솔더 범프를 형성하는 단계, 및 개별 소자들로 분할하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 배선 형성용 금속박은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    배선 형성용 금속박은 1 내지 100μm 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 11 내지 제 13 항중의 어느 한항에 있어서,
    상기 표면에 회로 소자가 형성된 반도체 웨이퍼는, 금속박막이 표면에 형성된 반도체 웨이퍼인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 반도체 소자와, 배선 형성용 다층 금속박을 에칭하여 형성한 반도체 소자상의 범프를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 배선 형성용 다층 금속박은, 범프 형성용 구리 또는 솔더박/에칭 스토퍼층 니켈/ 배선 형성용 동박의 3 개층을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 15 항 또는 제 16 항에 있어서,
    범프 형성용 구리 또는 솔더박의 두께는 10 내지 100μm 인 것을 특징으로 하는 반도체 장치.
  18. 제 15 항 내지 제 17 항중의 어느 한항에 있어서,
    에칭 스토퍼층 니켈은 0.5 내지 3 μm 두께의 니켈 플레이팅 또는 1 내지 10μm 두께의 니켈박 클래드인 것을 특징으로 하는 반도체 장치.
  19. 제 15 항 내지 제 18 항중의 어느 한항에 있어서,
    상기 배선 형성 구리박의 두께는 1 내지 100μm 인 것을 특징으로 하는 반도체 장치.
  20. 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극 형성면측에 배선 형성용 다층 금속박을 적층하는 단계, 그 다층 금속박상에 범프 형성 레지스트 배선 패턴을 형성하는 단계, 금속박을 선택 에칭하는 단계, 에칭 스토퍼층을 제거하는 단계, 배선 형성용 레지스트 배선 패턴을 형성하는 단계, 에칭에 의해 배선을 형성하는 단계, 및 개별 소자들로 분할하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    배선 형성용 다층 금속박은 범프 형성용 구리 또는 솔더박/ 에칭 스토퍼층 니켈/ 배선 형성용 동박의 3 개층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    범프 형성용 구리 또는 솔더박의 두께는 10 내지 100μm 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 21 항 또는 제 22 항에 있어서,
    에칭 스토퍼층 니켈은 0.5 내지 3μm 두께의 니켈 플레이팅 또는 1 내지 10μm 두께의 니켈박 클래드인 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 21 항 내지 제 23 항중의 어느 한항에 있어서,
    상기 배선 형성용 동박의 두께는 1 내지 100μm 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 20 항 내지 제 24 항중의 어느 한항에 있어서,
    상기 표면에 회로 소자가 형성된 반도체 웨이퍼는, 금속박막이 표면에 형성된 반도체 웨이퍼인 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 반도체 소자, 배선 형성용 다층 금속박을 에칭하여 형성한, 반도체 소자상의 범프를 갖는 도체 배선, 절연 수지, 및 솔더 범프를 포함하는 것을 특징으로 하는 반도체 장치.
  27. 표면에 회로 소자가 형성된 반도체 웨이퍼상의 전극 형성면측에 배선 형성용 금속박을 적층하는 단계, 그 다층 금속박상에 범프 형성용 레지스트 배선 패턴을 형성하는 단계, 금속박을 선택 에칭하는 단계, 에칭 스토퍼층을 제거하는 단계, 배선 형성용 레지스트 배선 패턴을 형성하는 단계, 배선 형성용 레지스트 배선 패턴을 형성하고 에칭에 의해 배선을 형성하는 단계, 절연 수지를 도포하고 그 표면을 연마하는 단계, 솔더 범프를 형성하는 단계, 및 개별 소자로 분할하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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