JP3752949B2 - 配線基板及び半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板、この配線基板に半導体素子を実装した半導体装置、及び配線基板の製造方法に関する。特に、高実装密度化に好適な配線基板、小型化や多端子化に好適な半導体装置、及び配線基板の製造方法に関する。更に、本発明は、三次元実装に好適な配線基板、半導体装置及び配線基板の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
プリント配線基板上の電子部品の実装密度が増大する傾向にある。このような高実装密度化に伴い、プリント配線基板の電子部品の実装部（搭載領域）においては、電子部品を電気的に接続する端子間隔、端子から引き出される配線間隔が縮小され、端子間、配線間、端子と配線との間等の相互結線を確保するために、微細配線化技術、多層配線化技術がめざましい発展を遂げている。又、これら微細配線化技術、多層配線化技術を駆使して、電子部品例えば半導体素子の小型化が進められており、より一層の高実装密度化が図られている。
【０００３】
一般的な半導体素子、例えば樹脂封止型半導体素子としては、ベアチップをリードフレーム上に取り付け、このベアチップ及びリードフレームのインナーリードをレジンモールドしたものが知られている。ベアチップはシリコン基板上に受動素子や能動素子を集積回路化したものである。又、樹脂封止型半導体装置の実装形式にも様々な種類があり、ピン挿入型や面実装型が採用されている。
【０００４】
この種の実装形式を採用する樹脂封止型半導体素子においては、アウターリードがレジンモールド部よりも突出してしまうので、高実装密度化を図ることが難しい。そこで、１つの共通の配線基板上に複数のベアチップを取り付け、これらのベアチップを保護樹脂で被覆した後、配線基板をリードフレームに取り付け、配線基板をベアチップとともにレジンモールドするマルチチップモジュール（以下、単に「ＭＣＭ」という。）構造の半導体装置が注目されている。ベアチップはテープオートメイティドボンディング（ＴＡＢ）方式、チップキャリアボンディング（ＣＣＢ）方式等でマウントされるようになっている。又、ベアチップは絶縁性接着剤若しくは導電性接着剤で配線基板上にマウントされた後に、ベアチップのボンディングパッドと配線基板の端子との間がボンディングワイヤにより電気的に接続されるようになっている。
【０００５】
最近においては、より一層の高実装密度化を目的として、ベアチップのサイズと同等のサイズを有する配線基板上にベアチップを取り付けたチップサイズパッケージ（以下、単に「ＣＳＰ」という。）構造の半導体装置の開発が注目されている。このＣＳＰ構造の半導体装置においては、配線基板の表面側に配設された端子とベアチップのボンディングパッドとの間が一次接続用電極で電気的に接続され、配線基板の第２主表面側に配設された端子と外部装置との間が二次接続用電極で電気的に接続されている。一次接続用電極、二次接続用電極のそれぞれには例えば半田ボール、半田ペースト等が使用されている。この種のＣＳＰ構造の半導体装置においては、パッケージ内にベアチップを多段に積み上げる、又はパッケージそのものを多段に積み上げる、いわゆる三次元実装構造を実現することが可能で、更なる高実装密度化に期待が寄せられていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記ＣＳＰ構造の半導体装置においては、三次元実装構造を実現する上で、以下の点について配慮がなされていなかった。
【０００７】
（１）前述のように、配線基板上に配設される端子やこの端子から引き出される配線は、狭ピッチ化の傾向にあり、μｍオーダの薄膜で形成されている。このような薄膜の端子に、ベアチップやパッケージを多段に積み上げるための接続用電極例えばｍｍオーダの厚さを有する半田ボールを形成した場合には、熱サイクルで発生する応力が端子と接続用電極との間の接続部分に集中し、この接続部分に破損が生じてしまう。このため、電気的な導通不良が生じる可能性があるので、三次元実装構造を実現することが難しかった。
【０００８】
（２）一方、端子と接続用電極との間の接続部分の破損を防止するために、端子の膜厚を厚くすると、端子や配線の微細加工が難しくなり、半導体装置の小型化を実現することができなくなってしまう。
【０００９】
（３）ベアチップを多段に積み上げるなり、パッケージを多段に積み上げるには、上下ベアチップ間又は上下パッケージ間の位置合わせ部材を新たに配設する必要がある。このため、位置合わせ部材に該当する部品点数の増加や、位置合わせ部材に該当する構造の変更の必要があり、構造自体が複雑化してしまうので、半導体装置の小型化を実現することが、又、三次元実装構造を実現することが難しかった。
【００１０】
（４）更に、単純に部品点数を増加したり、構造自体を変更するには、半導体装置の製造プロセス（組立プロセス）の工程数を増加することになってしまう。製造プロセスの工程数の増加は、製品コスト、生産コスト等の増加を招くばかりか、製造上の歩留まりを低下させてしまう要因になる。
【００１１】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、端子の微細化及び多端子化を実現して装置の小型化を実現することができ、かつ三次元実装構造を実現することができる配線基板を提供することである。
【００１２】
本発明の他の目的は、端子の微細化及び多端子化を実現して装置の小型化を実現することができ、かつ三次元実装構造を実現することができる半導体装置を提供することである。
【００１３】
本発明の更に他の目的は、製造プロセスの工程数を減少することができる配線基板の製造方法を提供することである。特に、本発明の目的は、製造プロセスの工程数を減少することにより、製品コスト、生産コスト等を減少することができ、更に製造プロセス上の歩留まりを向上することができる配線基板の製造プロセスを提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、表面導体層と、この表面導体層の裏面において、この表面導体層に電気的に接続された複数の埋込導体と、表面導体層の裏面に接した第１主表面及びこの第１主表面に対向した第２主表面とを有し、埋込導体の側壁に接して形成された絶縁性基材とを備えた配線基板としたことである。「表面導体層」は、これをパターニングすることにより、絶縁性基材の第１主表面の配線領域において配線、端子等を形成し、半導体素子搭載領域においてベアチップのボンディングパッド、パッケージの端子等に電気的に接続するための電極部を形成できる。
【００１５】
本発明の第１の特徴において、絶縁性基材は、更に埋込導体の底面に接して形成され、この底面と絶縁性基材の第２主表面との距離が１μｍ以上５０μｍ以下であることが好ましい。１μｍ以上５０μｍ以下の厚さに選定することにより、その後の研磨工程等が容易になる。或いは、本発明の第１の特徴において、絶縁性基材は、埋込導体の底面を露出して形成されていても良い。この場合、絶縁性基材の第２主表面と埋込導体の底面とは同一平面レベルであっても良く、絶縁性基材の第２主表面に対して、埋込導体の底面が突出していてもかまわない。
【００１６】
本発明の第２の特徴は、配線領域及び半導体素子搭載領域を有する絶縁性基材と、配線領域において、絶縁性基材の第１主表面から第２主表面に通じる接続孔と、絶縁性基材の第１主表面において、接続孔に一端が接続され、他端が半導体素子搭載領域内にある配線層とを備えた配線基板としたことである。ここで、「配線領域」及び「半導体素子搭載領域」は平面上（空間的に）異なる位置の領域である。例えば、「配線領域」で「半導体素子搭載領域」を挟んだ平面配置や、「配線領域」で「半導体素子搭載領域」を囲んだ平面配置等が可能である。第１主表面及び第２主表面は、互いに対向する２つの主表面であり、一方が表面ならば、他方は裏面の関係にある。「接続孔」は、絶縁性基材の第１主表面の配線層と第２主表面側に配設される他の半導体装置（デバイス）や他の配線基板の端子、電極等との間を埋込導体を通して電気的に接続するためのバイア・ホールとして機能することが可能である。即ち、三次元実装等における複数の配線基板を積層する場合の、互いの電気的接続に好適な接続孔である。この「接続孔」は、配線領域に配置されていても、半導体素子搭載領域に配置されていてもかまわない。「配線層」は、絶縁性基材の第１主表面の配線領域において配線、端子等を形成し、半導体素子搭載領域においてベアチップのボンディングパッド、パッケージの端子等に電気的に接続するための電極部を形成できる。更に、本発明の第２の特徴に係る配線基板には、プリント配線基板、集積回路用基板、液晶表示装置用基板（例えば透明ガラス基板）、ＭＣＭ構造の半導体装置に使用される配線基板、ＣＳＰ構造の半導体装置に使用される配線基板等が含まれる。
【００１７】
本発明の第２の特徴に係る配線基板において、接続孔内に、絶縁性基材の第２主表面に達しないように埋め込まれ、配線層の一端と電気的に接続された埋込導体を更に備えるようにしても良い。本発明の第２の特徴に係る配線基板においては、配線層の配線領域の膜厚を、埋込導体で補うことができるので、配線層の配線領域における機械的強度を高め、この領域における破損を防止することができる。更に、配線層の膜厚が埋込導体で補われているので、配線層の配線領域の膜厚を薄膜化することができ、微細なパターニングが容易となる。従って、配線、端子等の微細化又は端子の多端子化、端子の狭ピッチ化を実現することができる。この結果、配線基板の小型化を実現することができる。
【００１８】
更に、本発明の第２の特徴に係る配線基板によれば、三次元実装構造に必要な位置決め部として、接続孔を利用できる。従って、特に部品点数を増加することなく、又、複雑な構造にすることなく位置決め部を形成することができる。埋込導体を用いる代わりに、接続孔内に露出した配線層の裏面に選択的に形成された金属薄膜を更に備えるようにしてもかまわない。
【００１９】
本発明の第３の特徴は、配線領域及び半導体素子搭載領域を有する絶縁性基材と、配線領域において、絶縁性基材の第１主表面から第２主表面に貫通して設けられた埋込導体と、絶縁性基材の第１主表面において、埋込導体に一端が電気的に接続され、他端が半導体素子搭載領域内にある配線層とを備えた配線基板としたことである。ここで、「配線領域」及び「半導体素子搭載領域」は、第２の特徴で定義したような、平面上（空間的に）異なる位置の領域である。「埋込導体」は、配線領域に配置されていても、半導体素子搭載領域に配置されていてもかまわない。「埋込導体」としては、断面形状が、円形、矩形（方形）、５角形以上の多角形等の柱状の金属等を使用することができる。「配線層」は、第２の特徴で述べたような、配線領域において配線、端子等を形成し、半導体素子搭載領域においてベアチップのボンディングパッド、パッケージの端子等に電気的に接続するための電極部を形成できる。
【００２０】
更に、本発明の第３の特徴に係る配線基板には、プリント配線基板、集積回路用基板、液晶表示装置用基板（例えば透明ガラス基板）、ＭＣＭ構造の半導体装置に使用される配線基板、ＣＳＰ構造の半導体装置に使用される配線基板等が含まれる。これらの配線基板において、配線層の配線領域の膜厚を、埋込導体で補うことができるので、配線層の配線領域における機械的強度を高め、この領域における破損を防止することができる。更に、配線層の膜厚が埋込導体で補われているので、配線層の配線領域の膜厚を薄膜化することができ、微細なパターニングが容易となる。従って、配線、端子等の微細化又は端子の多端子化、端子の狭ピッチ化を実現することができる。この結果、配線基板の小型化を実現することができる。この場合、絶縁性基材の第２主表面と埋込導体の底面とは同一平面レベルでも良く、又、絶縁性基材の第２主表面に対して、埋込導体の底面が突出していてもかまわない。
【００２１】
更に、本発明の第２及び第３の特徴に係る配線基板において、配線層の他端側（半導体素子搭載領域）の膜厚を厚くした電極部を形成しても良い。こうすることにより、この電極部に例えばベアチップのボンディングパッドをフェイスダウン（フリップチップ）方式により直接的に接続することができる。即ち、配線層の他端側の電極部とベアチップのボンディングパッドとの間の電気的な接続に、ベアチップの表面、側面及び第２主表面に沿って迂回するような接続経路をなくすことができるので、ベアチップのサイズの範囲内で双方の接続が行え、配線基板の小型化を実現することができる。
【００２２】
本発明の第４の特徴は、配線領域及び半導体素子搭載領域を有する第１の絶縁性基材と、配線領域において、第１の絶縁性基材の第１主表面から第２主表面に通じる第１の接続孔と、第１の絶縁性基材の第１主表面において、第１の接続孔に一端が接続され、他端が半導体素子搭載領域内にある第１の配線層と、半導体素子搭載領域において、第１の配線層に接続された第１の半導体素子とを備えた半導体装置としたことである。ここで、「半導体素子」には、少なくともベアチップ、ベアチップを内部に含むパッケージ等が含まれる。「第１の接続孔」は、第２の特徴と同様に配線領域に配置されていても、半導体素子搭載領域に配置されていてもかまわない。
【００２３】
本発明の第４の特徴に係る半導体装置においては、本発明の第２の特徴に係る配線基板で得られる効果と同様に、配線層の配線領域の破損を防止することができ、配線層の配線領域の膜厚を薄膜化して配線、端子等の微細化又は端子の多端子化を実現することができる。又、複数の配線基板の積層に際しては、複雑な構造にすることなく、積層時の位置決め部を形成することができる。従って、三次元実装構造に好適な半導体装置を実現することができる。
【００２４】
本発明の第５の特徴は、配線領域及び半導体素子搭載領域を有する第１の絶縁性基材と、配線領域において、第１の絶縁性基材の第１主表面から第２主表面に貫通して設けられた第１の埋込導体と、第１の絶縁性基材の第１主表面において、第１の埋込導体に一端が電気的に接続され、他端が半導体素子搭載領域内にある第１の配線層と、半導体素子搭載領域において、第１の配線層に接続された第１の半導体素子とを備えた半導体装置としたことである。第４の特徴で述べたように、「半導体素子」には、少なくともベアチップ、ベアチップを内部に含むパッケージ等が含まれる。「第１の埋込導体」は、第３の特徴と同様に配線領域に配置されていても、半導体素子搭載領域に配置されていてもかまわない。
【００２５】
本発明の第５の特徴に係る半導体装置においては、本発明の第３の特徴に係る配線基板で得られる効果と同様に、配線層の配線領域の破損を防止することができ、配線層の配線領域の膜厚を薄膜化して配線、端子等の微細化又は端子の多端子化を実現することができる。
【００２６】
本発明の第４及び第５の特徴に係る半導体装置においては、配線基板の配線層の一端側に膜厚が薄い配線部及び端子部を有し、配線層の他端側に膜厚が厚い電極部を有し、配線層の電極部に半導体素子のボンディングパッドが電気的に接続されることが可能である。このように配線層に膜厚が薄い配線部、端子部及び膜厚が厚い電極部を備えることにより、本発明の第２及び第３の特徴に係る配線基板で得られる効果と同様の効果を得ることができる。
【００２７】
本発明の第４の特徴に係る半導体装置において、配線基板の第１の配線層の配線領域上に配置された基板間接続部材と、この基板間接続部材を埋め込む第２の接続孔を有する第２の絶縁性基材と、この第２の絶縁性基材の第１主表面において、第２の接続孔に一端が接続され、他端が半導体素子搭載領域内にある第２の配線層と、半導体素子搭載領域において、第２の配線層に接続された第２の半導体素子とを更に備えるようにすれば、三次元実装構造を構成できる。当然ながら、「第２の接続孔」は、配線領域に配置されていても、半導体素子搭載領域に配置されていてもかまわない。ここで、「基板間接続部材」には、導電性材料からなるバンプ、半田ボール、金（Ａｕ）バンプ、半田ペースト、異方性導電材等が少なくとも含まれる。このように、本発明の第４の特徴に係る半導体装置においては、それぞれ半導体素子を有する複数の配線基板を、接続孔内の埋込導体と基板間接続部材を用いて、基板厚さ方向に複数積層することにより、高実装密度化を図ることができる。
【００２８】
或いは、本発明の第５の特徴に係る半導体装置において 配線基板の第１の配線層の配線領域上に配置された基板間接続部材と、この基板間接続部材に電気的に接続された第２の埋込導体と、この第２の埋込導体を少なくとも埋め込む第２の絶縁性基材と、この第２の絶縁性基材の第１主表面において、第２の埋込導体に電気的に一端が接続され、他端が半導体素子搭載領域内にある第２の配線層と、半導体素子搭載領域において、第２の配線層に接続された第２の半導体素子とから、三次元実装構造を構成しても良い。当然ながら、「第２の埋込導体」は、配線領域に配置されていても、半導体素子搭載領域に配置されていてもかまわないことは勿論である。
【００２９】
更に、上記では、簡単化のために、２層構造の部分のみを説明しているが、本発明の第４及び第５の特徴に係る半導体装置においては、３層、４層、・・・・等でもかまわないことは勿論である。このように、それぞれ半導体素子を有する複数の配線基板を、基板間接続部材を用いて、基板厚さ方向に、所望の枚数積層することができるので、高実装密度化を図ることができる。
【００３０】
本発明の第６の特徴は、（イ）裏面導体層の上方に表面導体層を形成する工程と、（ロ）裏面導体層の一部を選択的に除去し、埋込導体を形成する工程と、（ハ）パターニングされた埋込導体の少なくとも周囲を覆うようにして、絶縁性基材を、表面導体層に接して形成する工程と、（ニ）表面導体層の一部を選択的に薄くする工程と、（ホ）埋込導体の一部を膜厚方向に除去する工程と、（ヘ）選択的に薄くされた表面導体層の一部をパターニングし、配線部及び端子部を形成する工程とからなる配線基板の製造方法であることである。ここで、（ニ）の表面導体層の一部を選択的に薄くする工程と、（ホ）の埋込導体の一部を膜厚方向に除去する工程とは、同時に行ってもかまわない。（ロ）の裏面導体層の一部を選択的に除去し、パターニングする工程により、埋込導体は柱状若しくは突起状にパターニングされる。ここで、（ハ）の工程における「少なくとも周囲を覆う」とは、埋込導体が絶縁性基材から露出若しくは突出するように、埋込導体を覆う場合でもかまわない。即ち、（ハ）の工程において、絶縁性基材が埋込導体の側壁面の一部を覆っても良く、絶縁性基材が埋込導体の側壁面の全部を覆っても良い。更に、埋込導体の底面まで含めて、絶縁性基材が完全に埋込導体を覆っても良い。
【００３１】
本発明の第６の特徴に係る配線基板の製造方法において、（ニ）の工程と（ホ）の工程とを同時に行えば、製造工程数を削減することができる。この配線基板の製造工程数の削減に伴い、製造上の歩留まりを向上することができ、又、生産コスト、製品コスト等を減少することができる。更に、本発明の第６の特徴に係る配線基板の製造方法においては、パターニングされた埋込導体の周囲を被覆する絶縁性基材をマスクとして、このパターニングされた埋込導体の一部を膜厚方向に除去することができるので、このマスク（配線基板の第２主表面側に形成される例えばレジスト膜）を形成する工程に相当する分、配線基板の製造工程数を削減することができる。
【００３２】
本発明の第６の特徴に係る配線基板の製造方法においては、（イ）の裏面導体層の上方に表面導体層を形成する工程は、エッチングストッパ層を裏面導体層上に形成する工程と、表面導体層をエッチングストッパ層上に形成する工程とからなることが好ましい。ここで、「エッチングストッパ層」は、裏面導体層のエッチングに際して、裏面導体層よりもエッチング速度が遅い材料からなる層である。しかも、この「エッチングストッパ層」は、エッチングストッパ層のエッチングに際して、表面導体層のエッチング速度が、エッチングストッパ層のエッチング速度より遅いという条件を同時に満足する材料である。この場合、表面導体層は、裏面導体層と同一材料で構成できる。例えば、エッチングストッパ層として、（Ｎｉ）薄膜を用い、第１及び表面導体層として、銅（Ｃｕ）薄膜又は適度な添加物を含む銅合金薄膜を用いれば、所望のエッチング選択比を得ることができる。
【００３３】
このように裏面導体層と表面導体層との間にエッチングストッパ層を介在させることにより、裏面導体層、表面導体層のそれぞれを適正な膜厚で独立にパターニングすることができる。具体的には、微細化又は多端子化を実現するために、配線層の膜厚は薄く設定され、膜厚を稼ぐために埋込導体の膜厚は厚く設定されるが、エッチングストッパ層を介在させることで、表面導体層の膜厚を損なうことなく、裏面導体層を所望の形状にパターニングして埋込導体を形成することができる。
【００３４】
【発明の実施の形態】
次に、図面を参照して、本発明に係る配線基板、半導体装置、及びその製造方法を、本発明の第１乃至第３の実施の形態により、説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００３５】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る半導体装置は、配線基板１上に半導体素子２が取り付けられたＣＳＰ構造で構成されている。
【００３６】
配線基板１は、配線領域１０１及び半導体素子搭載領域１０２とを有し、配線領域１０１に第１主表面（図１中上側）から第２主表面（図１中下側）に通じる接続孔１１を有する絶縁性基材１０と、接続孔１１内において絶縁性基材１０の第２主表面に達しないように埋め込まれた埋込導体１２と、絶縁性基材１０の第１主表面において接続孔１１内の埋込導体１２に一端が電気的に接続され、他端が半導体素子搭載領域１０２まで伸延された配線層１４とを備えている。図２に示すように、配線領域１０１は、半導体素子搭載領域１０２を取り囲むように、平面上配置されている。即ち、配線領域１０１は配線基板１の周辺部分の領域であり、半導体素子搭載領域１０２は配線基板１の中央部分の領域である。そして、第１の実施の形態に係る半導体装置は、半導体素子搭載領域１０２に半導体素子２を搭載する。即ち、半導体素子２は、半導体素子搭載領域１０２において、配線層１４に接続されている。
【００３７】
絶縁性基材１０は、絶縁性を有する配線基板１の基材（母材）である。必ずしもこのような形状に限定されるものではないが、図２に示すように、絶縁性基材１０の平面形状は、基本的には半導体素子２の平面形状に相似する方形状で構成されている。この絶縁性基材１０には例えば絶縁性樹脂を実用的に使用することができる。
【００３８】
接続孔１１は、その内部に埋設された埋込導体１２により、配線基板１の第１主表面の配線層１４と、配線基板１の第２主表面側の図示しない他のデバイス例えば別の配線基板１（後述する図１９参照。）との間を電気的に接続するための接続孔として少なくとも使用されている。必ずしもこのような形状に限定されるものではないが、図２に示すように、接続孔１１の平面形状（開口形状）は円形で構成されている。なお、接続孔１１の平面形状としては、矩形（方形）形状、５角形以上の多角形の形状等も使用することができる。更に、接続孔１１内において絶縁性基材１０の第２主表面に達しないように第１主表面部分に埋込導体１２が配設されているので、接続孔１１は、その内壁面と、配線基板１の第２主表面から第１主表面側に向かって底上げされた埋込導体１２の第１主表面とで凹型形状の空隙部（位置決め部）１１０を構成するようになっている。この空隙部（位置決め部）１１０は、配線基板１（第１の配線基板１ａ）と別の配線基板（第２の配線基板１ｂ）とを多段に積み上げるための位置決め用空間として使用できる（図１９参照）。
【００３９】
埋込導体１２は、配線基板１の第２主表面側に配設される他の配線基板に電気的に接続するための電極（端子）としての機能を備え、かつ配線基板１の配線層１４と他の配線基板との間を電気的に接続するための接続孔配線（スルーホール配線又はビア配線）としての機能を備えている。そして、この埋込導体１２は、更に配線基板１の第１主表面において配線層１４（特に端子部１４Ａ）の膜厚を補い機械的強度を高め、配線基板１の第２主表面において他の配線基板と積層するための位置決め部１１０としての凹部形状を形成するようになっている。即ち、埋込導体１２は、基本的には絶縁性基材１０の厚さよりも薄い膜厚で形成されており、機械的強度を高める上で配線層１４の膜厚よりも厚い膜厚で形成することが好ましい。埋込導体１２には、導電性に優れた、例えば５０μｍ〜６０μｍ、好ましくは５５μｍの膜厚の銅（Ｃｕ）薄膜又は適度な添加物を含む銅合金薄膜を使用することができる。
【００４０】
配線層１４は、一端側に膜厚が薄い端子部１４Ａ及び端子部１４Ａから引き出された配線部１４Ｂを有しており、他端側に端子部１４Ａ及び配線部１４Ｂに比べて膜厚が厚い突起状の電極部１４Ｃを有している。これらの端子部１４Ａ、配線部１４Ｂ及び電極部１４Ｃは一体として、同一導電性材料で形成されている。端子部１４Ａ及び配線部１４Ｂは配線基板１の配線領域１０１に配設されている。配線領域１０１は半導体素子搭載領域１０２まで伸延され、電極部１４Ｃは、この半導体素子搭載領域１０２に配設されている。端子部１４Ａは、埋込導体１２に電気的に接続されている。配線部１４Ｂは端子部１４Ａと電極部１４Ｃとの間の電気的な接続を行うようになっている。電極部１４Ｃは、半導体素子（半導体チップ）２の素子形成面側（図１中下側）に配設されたボンディングパッド２０との間の電気的な接続を行うようになっている。
【００４１】
半導体素子２は、本発明の第１の実施の形態において、シリコン（Ｓｉ）単結晶基板（シリコン単結晶チップ）の表面部に、能動素子、受動素子等を集積回路化した半導体チップである。図１においては、この半導体素子（半導体チップ）２は、ベアチップであり、樹脂封止体等で全体的にモールドされていない状態と９して示している。この半導体素子（ベアチップ）２の表面には複数のボンディングパッド２０が配設されている。これらの複数のボンディングパッド２０は、能動素子、受動素子等からなる集積回路と配線層１４の電極部１４Ｃとの間を電気的に接続するために用いられる。
【００４２】
具体的には、複数のボンディングパッド２０は、例えば、半導体素子（半導体チップ）２の素子形成面に形成された１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度のドナー若しくはアクセプタがドープされた複数の高不純物密度領域（ソース領域／ドレイン領域、若しくはエミッタ領域／コレクタ領域等）等にそれぞれ、接続されている。そして、この複数の高不純物密度領域にオーミック接触するように、アルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属から成る複数の電極層が形成されている。そしてこの複数の電極層の上部には、酸化膜（ＳｉＯ２)、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ３Ｎ４)、或いはポリイミド膜等から成るパッシベーション膜が形成されている。そして、パッシベーション膜の一部に複数の電極層を露出するように複数の開口部（窓部）を設け、複数のボンディングパッド２０を構成している。或いは、複数の電極層と金属配線で接続された他の金属パターンとして、複数のボンディングパッド２０を形成してもかまわない。又、ＭＯＳＦＥＴ等であれば、ポリシリコンゲート電極にアルミニウム（Ａｌ）、若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属からなる複数のボンディングパッド２０を形成することが可能である。或いは、複数のポリシリコンゲート電極に接続されたゲート配線等の複数の信号線を介して、他の複数のボンディングパッド２０を設けても良い。ポリシリコンから成るゲート電極の代わりに、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等、或いはこれらのシリサイドを用いたポリサイド等から成るゲート電極でもかまわない。そして、図１に示すように、半導体素子２は、集積回路が配設された表面部を下側に向けたフェイスダウン（フリップチップ）方式で配線基板１の表面上に取り付けられている（実装されている）。フリップチップ構造の場合は、これらのボンディングパッド２０は、必ずしも、半導体素子（半導体チップ）２の周辺部に配置されている必要はない。配線層１４には、埋込導体１２と同様に、導電性に優れた、最も膜厚が厚い電極部１４Ｃにおいて例えば３０μｍ〜４０μｍ、好ましくは３５μｍの膜厚の銅薄膜等を使用することができる。
【００４３】
図２に示すように、本発明の第１の実施の形態において、複数の電極部１４Ｃの平面サイズは、ストライプ形状の複数の配線部１４Ｂの幅寸法よりも小さく設定されている。このようにして、この配線基板１は、半導体素子２の多数のボンディングパッド２０を、多端子狭ピッチのエリアアレイ型配置する場合に有効である。
【００４４】
なお、接続孔１１内において埋込導体１２と配線層１４の端子部１４Ａとの間には、導電性を有し、少なくとも埋込導体１２（及び配線層１４）との間に適度なエッチング選択比を有するエッチングストッパ層１３が配設されている。このエッチングストッパ層１３には、例えば０．１μｍ〜０．３μｍ、好ましくは０．２μｍの膜厚のニッケル（Ｎｉ）薄膜等を使用することができる。
【００４５】
半導体素子２の取付には、例えば複数のボンディングパッド２０と複数の電極部４Ｃとの間で電気的な導通を行うことができ、それ以外の領域においては絶縁性を確保した状態で接着することができる異方性導電材３が使用されている。異方性導電材３は、ウレタン樹脂やエポキシ樹脂等の絶縁性樹脂の中に、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、或いはチタン・ニッケル合金（Ｔｉ−Ｎｉ）等の金属粉末を分散させた材料より構成されている。異方性導電材３は、応力の印加された場所のみが導電性を有する異方性を有するので、複数の電極部４Ｃの近傍のみが導電性を有する。
【００４６】
以上説明したように、本発明の第１の実施の形態に係る配線基板１においては、配線層１４の配線領域１０１に位置する端子部１４Ａの膜厚を接続孔１１内に埋め込まれた埋込導体１２で補うことができる（見かけ上の膜厚を増加することができる）ので、端子部１４Ａの機械的強度を高め、この領域における破損、特に基板間接続部６との間の破損を防止することができる。更に、端子部１４Ａの膜厚は上記のように埋込導体１２で補われているので、配線層１４の配線領域１０１に位置する端子部１４Ａ並びに配線部１４Ｂの膜厚を薄膜化することができ、端子部１４Ａ並びに配線部１４Ｂ等の微細化又は配線部１４Ｂの多端子化を実現することができる。
【００４７】
更に、本発明の第１の実施の形態に係る配線基板１において、配線層１４の一端側（配線領域１０１）に膜厚が薄い端子部１４Ａ並びに配線部１４Ｂを備えたので、端子部１４Ａ並びに配線部１４Ｂの狭ピッチ化及び端子部１４Ａの多端子化を実現することができ、配線基板１の小型化を実現することができる。更に、配線層１４の他端側（半導体素子搭載領域１０２）の膜厚を厚くした電極部１４Ｃを備えたので、電極部１４Ｃに例えば半導体素子（ベアチップ）２のボンディングパッド２０をフェイスダウンボンディング方式により直接的に接続することができる。即ち、電極部１４Ｃとボンディングパッド２０との間の電気的な接続に、半導体素子２の表面、側面及び裏面に沿って迂回するような接続経路をなくすことができるので、半導体素子２のサイズの範囲内で双方の接続が行え、配線基板１の小型化を実現することができる。
【００４８】
更に、本発明の第１の実施の形態に係る半導体装置においては、上記配線基板１で得られる効果と同様に、配線基板１の配線層１４の配線領域１０１に位置する端子部１４Ａの破損を防止することができ、配線層１４の配線領域１０１の膜厚を薄膜化して端子部１４Ａ、配線部１４Ｂ等の微細化又は端子部１４Ａの多端子化を実現することができ、複雑な構造にすることなく位置決め部１１０を形成することができる。従って、図１９に示すような三次元実装構造に好適な半導体装置を実現することができる。図１９は、本発明の三次元実装構造を有する半導体装置の概略を示す模式的な断面図で、図１に示す半導体装置を、基板間接続部材６を介して積層した構造に対応する。
【００４９】
即ち、図１９において、下層の第１の配線基板１ａは、配線領域１０１ａ及び半導体素子搭載領域１０２ａとを有し、配線領域１０１ａに第１主表面から第２主表面に通じる第１の接続孔１１ａを有する第１の絶縁性基材１０ａと、第１の接続孔１１ａ内に埋め込まれた第１の埋込導体１２ａと、第１の絶縁性基材１０ａの第１主表面において第１の埋込導体１２ａに一端が電気的に接続され、他端が半導体素子搭載領域１０２ａまで配設された第１の配線層１４ａとを備えている。そして、下層の第１の半導体素子２ａは、第１の配線層１４ａの半導体素子搭載領域１０２ａに接続されている。
【００５０】
そして、第１の配線基板１ａの配線領域１０１ａには、基板間接続部材６が配置され、この基板間接続部材６に、第２の配線基板１ｂの第２の埋込導体１２ｂが電気的に接続されている。基板間接続部材６としては、半田ボール、金（Ａｕ）バンプ、銀（Ａｇ）バンプ、銅（Ｃｕ）バンプ、ニッケル／金（Ｎｉ−Ａｕ）バンプ、或いはニッケル／金／インジウム（Ｎｉ−Ａｕ−Ｉｎ）バンプ等が使用可能である。半田ボールとしては、直径１００μｍ乃至２５０μｍ、高さ５０μｍ乃至２００μｍの錫（Ｓｎ）：鉛（Ｐｂ）＝６：４の共晶半田等が使用可能である。或いは、Ｓｎ：Ｐｂ＝５：９５等他の組成の半田でも良い。
【００５１】
この上層の第２の配線基板１ｂは、下層の第１の配線基板１ａと基本的に同一構造である。即ち、第２の配線基板１ｂも、配線領域１０１ｂ及び半導体素子搭載領域１０２ｂとを有している。そして、第２の絶縁性基材１０ｂの配線領域１０１ｂにおいて、第１主表面から第２主表面に通じる第２の接続孔１１ｂが形成されている。この第２の接続孔１１ｂ内には、第２の埋込導体１２ｂが埋め込まれている。製造工程を、後述するが、第２の接続孔１１ｂの底部近傍の空隙部が、位置決め部１１０ｂとなり、この位置決め部１１０ｂの内部に、基板間接続部材６が入り込むので、自動的に上下の第１の配線基板１ａと第２の配線基板１ｂ間の位置決めを行うことができる。第２の埋込導体１２ｂは、第２の絶縁性基材１０ｂの第１主表面において第２の配線層１４ｂに接続されている。この第２の配線層１４ｂの他端は、半導体素子搭載領域１０２ｂまで延長形成されている。そして、第２の半導体素子２ｂは、第２の配線層１４ｂの半導体素子搭載領域１０２ｂに形成された電極部４Ｃにおいて、第２の配線層１４ｂに接続されている。
【００５２】
第１の半導体素子２ａ及び第２の半導体素子２ｂの取付には、それぞれのボンディングパッド２０ａ、２０ｂと第１の配線層１４ａ，第２の配線層１４ｂとの間で電気的な導通を行うことができる異方性導電材３ａ，３ｂが使用されている。
【００５３】
図１９は、２枚の第１の配線基板１ａ，第２の配線基板１ｂを積層した構造を、例示したが、更に、第３の配線基板，・・・・・等を多段に積み上げた三次元実装構造の半導体装置を構成できることは勿論である。このように、本発明の第１の実施の形態に係る半導体装置によれば、基板間接続部材６を用いることにより、それぞれ第１の半導体素子２ａ，第２の半導体素子２ｂ，第３の半導体素子・・・・・を有する複数の（多数の）第１の配線基板１ａ，第２の配線基板１ｂ，第３の配線基板・・・・・を基板間接続部材６により基板厚さ方向に複数積層をすることができるので、高実装密度化を図ることができる三次元実装構造を実現することができる。又、図１９に示すような、三次元実装構造の構築に必要な位置決め部１１０（１１０ｂ）を、接続孔１１（１１ｂ）を利用し、接続孔１１内の表面部分にのみ埋込導体１２を配設し、第２主表面側には埋込導体１２（１２ｂ）の空隙部を設けることにより生成した凹部で形成することができる。従って、特に部品点数を増加することなく、又、複雑な構造にすることなく、位置決め部１１０（１１０ｂ）を形成することができる。
【００５４】
［配線基板１の製造方法］
次に、本発明の第１の実施の形態に係る配線基板１の製造方法を、図３乃至図１５を使用して説明する。
【００５５】
（イ）図３に示すように、配線領域１０１及びこの配線領域１０１とは異なる半導体素子搭載領域１０２を含む範囲において、裏面導体層１２０上にエッチングストッパ層１３を介在させて表面導体層１４０を形成し、裏面導体層１２０、エッチングストッパ層１３及び表面導体層１４０の３層の金属積層体を準備する。裏面導体層１２０は埋込導体１２を形成するためのものであり、この裏面導体層１２０には例えば、５０μｍ〜８０μｍ、好ましくは６５μｍ程度の膜厚の銅薄膜等を使用することができる。表面導体層１４０は配線層１４、即ち端子部１４Ａ、配線部１４Ｂ及び電極部１４Ｃを形成するためのものであり、表面導体層１４０には例えば、３０μｍ〜４０μｍ、好ましくは３５μｍの膜厚の銅薄膜等を使用することができる。銅薄膜等を使用することができる。そして、このエッチングストッパ層１３には、例えば０．１μｍ〜０．３μｍ、好ましくは０．２μｍの膜厚のニッケル（Ｎｉ）薄膜を使用すれば良い。
【００５６】
（ロ）裏面導体層１２０の表面（図３中、裏面導体層１２０の下面）上にレジスト膜が塗布され、このレジスト膜に露光処理及び現像処理を行い、レジスト膜でエッチングマスク（図示しない。）が作成される。このエッチングマスクは、ポジティブタイプのレジスト膜の場合、裏面導体層１２０の配線領域１０１の接続孔１１の形成予定領域を覆うようになっており、それ以外の領域は覆われていない。このレジスト膜からなるエッチングマスクを使用し、半導体素子搭載領域１０２において裏面導体層１２０をエッチングにより取り除き、図４に示すように配線領域１０１において残存する裏面導体層１２０から複数の柱状（突起状）の埋込導体（突起電極）１２を形成する。この埋込導体１２の形成に際して、裏面導体層１２０の半導体素子搭載領域１０２のエッチング量はエッチングストッパ層１３により制御され、エッチングストッパ層１３との界面において裏面導体層１２０の半導体素子搭載領域１０２を確実に取り除くことができる。埋込導体１２の形成後、エッチングマスクを除去する（レジスト膜が剥離される）。
【００５７】
（ハ）埋込導体１２をエッチングマスクとして使用し、図５に示すようにエッチングストッパ層１３の半導体素子搭載領域１０２をエッチングにより取り除く。エッチングストッパ層１３は、表面導体層１４０との間にエッチング選択比を有しているので、表面導体層１４０側にオーバエッチングすることなく、選択的に除去することができる。エッチングストッパ層１３を除去した後に、粗化処理が行われる。この粗化処理においては、粗化処理液として例えば三菱ガス化学社製、商品名ＣＰＥ−９００を使用することができる。
【００５８】
（ニ）図６に示すように、埋込導体１２側において、配線領域１０１及び半導体素子搭載領域１０２を含む範囲の絶縁性基材１００及び平坦化部材１６を準備する。絶縁性基材１００には、例えばガラスフィラー不織布にエポキシ樹脂が含芯された日立化成工業株式会社製、商品名Ｅ６７９−Ｐ等の絶縁性樹脂を使用することができる。絶縁性基材１００は、埋込導体１２の膜厚よりも厚いものが使用され、その厚さは、例えば、５１μｍ〜１３０μｍ程度に選ぶ。つまり、この絶縁性基材１００の厚さは、埋込導体１２の底部から絶縁性基材１００の第２主表面との距離が１μｍ以上５０μｍ以下であるように選ぶことが好ましい。又、平坦化部材１６には、例えば１８μｍの膜厚を有する銅箔を実用的に使用することができ、この銅箔は粗化されていないシャイニー面と呼ばれる平滑な面を備えている。この平坦化部材１６のシャイニー面が絶縁性基材１００の表面に接触するように、平坦化部材１６が取り付けられる。
【００５９】
（ホ）埋込導体１２と平坦化部材１６との間に絶縁性基材１００を介在させ、図７に示すように平坦化部材１６により埋込導体１２側に絶縁性基材１００を加圧する。この加圧により、平坦化部材１６で絶縁性基材１００の表面（図７中、下側表面）の平坦性が確保されつつ、埋込導体１２上の絶縁性基材１００の一部を周囲に押し出すことができる。このため、埋込導体１２の周囲（半導体素子搭載領域１０２）を、絶縁性樹脂で覆うように絶縁性基材１００を形成することができる。平坦化部材１６のシャイニー面を絶縁性基材１００の表面に接触させているので、埋込導体１２上の絶縁性基材１００は周囲にスムースに押し出すことができる。
【００６０】
（ヘ）この後、図８に示すように、平坦化部材１６を取り除く。前述のように平坦化部材１６のシャイニー面を絶縁性基材１００の表面に接触させていたので、絶縁性基材１００の表面から平坦化部材１６をスムースに剥離することができる。図９は平坦化部材１６を完全に取り除いた状態の絶縁性基材１００を示している。即ち、図９においては、表面導体層１４０の裏面に接した第１主表面及びこの第１主表面に対向した第２主表面とを有し、埋込導体１２の側壁に接して形成された絶縁性基材１００が示されている。絶縁性基材１００は、更に、埋込導体１２の底面に接して形成されている。この結果、前述したように、底面と絶縁性基材１００の第２主表面との距離ｔが、１μｍ以上５０μｍ以下となる。１μｍ以上５０μｍ以下の厚さに選定することにより、以下で説明する研磨工程等が容易になる。
【００６１】
（ト）図１０に示すように、埋込導体１２の表面が露出するまで絶縁性基材１００の表面を研磨し、絶縁性基材１００の絶縁性樹脂及びこの絶縁性樹脂に充填されたフィラーを取り除き、この研磨された絶縁性基材１００から、埋込導体１２の周囲を覆う絶縁性基材１０を表面導体層１４０に形成することができる。研磨は例えば以下のように行われる。まず、表面導体層１４０側に低温で溶融固化する接着材を塗布し、この接着材を固化した面を定盤に固定する。この定盤に対して平行度の高い回転盤上に研磨剤を所定量注入し、定盤を回転盤に向かって降下させる。１４．７ｋＰａの荷重を掛けた状態で回転盤を回転させ、約１５分間、研磨を行う。このような条件下で埋込導体１２の表面を露出させることができる。この結果、絶縁性基材１０は、埋込導体１２の底面を露出している。
【００６２】
（チ）その後、表面導体層１４０の表面（図１１中、表面導体層１４０の上面）上にレジスト膜を塗布する。このレジスト膜に露光処理及び現像処理を行い、図１１に示すようにレジスト膜からなるエッチングマスク１４５が作成される。このエッチングマスク１４５は、表面導体層１４０の半導体素子搭載領域１０２の電極部１４Ｃの形成予定領域を覆うようになっており、それ以外の領域は覆われていない。レジスト膜には、例えば日立化成工業株式会社製、商品名レジストＨｉ―ＲＣ、日本合成化学工業株式会社製、商品名レジスト４０１ｙ２５等を使用することができる。後者の４０１ｙ２５の場合においては、ロール温度１１０℃、ロール速度０．６ｍ／ｍｉｎの条件でレジスト膜が塗布（ラミネート）される。露光処理においては、積算露光量約８０ｍＪ／ｃｍ２の露光条件で電極部１４Ｃのパターン像が焼き付けられる。現像処理においては、炭酸ナトリウム溶液、又は水酸化テトラメチルアンモニウム溶液で現像が行われる。現像処理が終了した後には、エッチングマスク１４５に１００ｍＪ／ｃｍ２〜３００ｍＪ／ｃｍ２の露光量で後露光が行われ、エッチングマスク１４５の密着性を確実なものにすることができる。
【００６３】
（リ）このエッチングマスク１４５を使用し、表面導体層１４０の配線領域１０１を選択的に薄くするためのハーフエッチングを行う。これにより、図１２に示すように、局部的に膜厚を薄くされた表面導体層１４１が、形成され、エッチングマスク１４５で覆われた表面導体層１４０の残留部分には膜厚が厚い電極部１４Ｃが形成される。即ち、電極部１４Ｃは表面導体層１４０の膜厚がそのまま引き継がれて、例えば３５μｍの厚い膜厚で形成され、選択的なハーフエッチングが行われた表面導体層１４１は、例えば１０μｍ〜１５μｍ程度の膜厚に薄くなる。ここで、埋込導体１２の裏面（底部）上にはエッチングマスクが形成されていない。即ち、埋込導体１２の裏面（底部）は、絶縁性基材１０から露出した状態になっており、絶縁性基材１０をエッチングマスクとして使用し、埋込導体１２の膜厚方向の一部がエッチングにより同時に取り除かれる。この埋込導体１２の裏面（底部）のエッチングにより、埋込導体１２は接続孔１１内において底上げされ、この接続孔１１の内壁面と埋込導体１２の裏面（底部）とで生成される凹形状の位置決め部１１０を形成することができる。上記ハーフエッチングには、例えば主成分が硫酸、過酸化水素からなる溶液がエッチング液として使用される。詳細には、三菱ガス化学社製化学研磨液、商品名ＳＥ−０７、商品名ＣＰＥ−７５０、商品名ＣＰＳ、又はそれらの混合液をエッチング液として使用することができる。エッチング液の過酸化水素濃度は２．０ｇ〜１０．０ｇ／１００ｍｌ、銅濃度は３．０ｇ〜１０．０ｇ／１００ｍｌに調整し、コンベアエッチング装置のシャワーリングにより液温度２０℃〜３５℃の範囲でハーフエッチングが行われる。ハーフエッチングの後、エッチングマスク１４５は除去される。このエッチングマスク１４５の除去は水酸化ナトリウム溶液、又は水酸化カリウム溶液で行われる。
【００６４】
（ヌ）そして、図１３に示すように、表面側（図１３中上側）において表面導体層１４１上にレジスト膜がラミネートされ、裏面側（図１３中下側）においてレジスト膜１４７がラミネートされる。これらのレジスト膜は、表面側及び裏面側において同時にラミネートしても良く、又、別々にラミネートしても良い。表面側にラミネートされたレジスト膜に、所定のマスクを用いて、露光処理及び現像処理を行う。この結果、図１３に示すように、表面側のレジスト膜からなるエッチングマスク１４６が作成される。このエッチングマスク１４６は、図２に示すように、表面導体層１４１の配線領域１０１に位置する端子部１４Ａ、及びストライプ形状の配線部１４Ｂの形成予定領域と電極部１４Ｃとを覆うような、特定のパターンになっており、それ以外の領域は覆われていない。裏面側にラミネートされたレジスト膜１４７にも同様に露光処理及び現像処理を行い、図１３に示すように裏面側全面が覆われたエッチングマスク１４７が作成される。レジスト膜には、例えば日立化成工業株式会社製、商品名レジストＨｉ―ＲＣ、日本合成化学工業株式会社製、商品名レジスト４０１ｙ２５等を使用することができる。レジスト膜は例えば１１０℃のロール温度でラミネートすることができる。ラミネート速度は、電極部１４Ｃを形成したエッチングマスク１４５のレジスト膜のラミネート速度よりも遅く、例えば０.３ｍ/ｍｉｎに設定され、膜厚が薄い表面導体層１４１と膜厚が厚い電極部１４Ｃとの境界の段差部における気泡の巻き込みを減少させることができる。露光処理においては、積算露光量約８０ｍＪ／ｃｍ２の露光条件で端子部１４Ａ、配線部１４Ｂ及び電極部１４Ｃのパターン像が焼き付けられる。現像処理においては、炭酸ナトリウム溶液、又は水酸化テトラメチルアンモニウム溶液で現像が行われる。
【００６５】
（ル）その後、エッチングマスク１４６及び１４７を使用し、表面導体層１４１を、選択的にエッチングする。この結果、図１４に示すように、エッチングマスク１４６以外の表面導体層１４１を取り除かれ、複数の端子部１４Ａ及び複数のストライプ形状の配線部１４Ｂが形成される。この複数の端子部１４Ａ及び複数の配線部１４Ｂを形成することにより、図２に示す平面形状のような、複数の端子部１４Ａ、複数の配線部１４Ｂ及び複数の電極部１４Ｃを有する配線層１４を形成することができる。エッチングには、塩化第二鉄、塩化第二銅を主成分とするエッチング液、若しくはアルカリエッチング液、例えばメルストリップ社製、商品名Ａプロセス液を使用することができる。
【００６６】
（ヲ）その後、図１４に示すように、エッチングマスク１４６及び１４７が除去される。この除去には水酸化ナトリウム溶液、又は水酸化カリウム溶液を使用することができる。なお、エッチングマスク１４６及び１４７の除去後には、埋込導体１２及び配線層１４以外の露出表面上にソルダーレジスト膜を形成することが好ましい。ソルダーレジスト膜は、特に配線層１４の配線部１４Ｂの断線不良を防止することができ、又、後工程でめっき処理を行う場合には、めっき面積を減少することができる。ソルダーレジスト膜には、例えば、四国化成製、商品名レジストＦＣハードを実用的に使用することができ、レジストＦＣハードはスクリーン印刷で印刷された後に熱硬化させることでソルダーレジスト膜を形成することができる（本発明の第１の実施の形態に係る配線基板１においては、ソルダーレジスト膜は形成していない。）。
【００６７】
（カ）そして、図１５に示すように、埋込導体１２の表面上、配線層１４の端子部１４Ａ上、配線部１４Ｂ上及び電極部１４Ｃ上にめっき層１５を形成する。めっき層１５にはニッケル（Ｎｉ）めっき、金（Ａｕ）めっき等を実用的に使用することができ、めっき層１５は例えば無電解めっき法又は電解めっき法により形成することができる。
【００６８】
ここまでの工程が終了した段階で、本発明の第１の実施の形態に係る配線基板１を完成させることができる。
【００６９】
上記のような本発明の第１の実施の形態に係る配線基板１の製造方法においては、埋込導体１２の一部を選択的に薄くする工程と、表面導体層１４０の配線領域１０１の一部を膜厚方向に除去して端子部１４Ａ並びに配線部１４Ｂを形成する工程と、表面導体層１４０の半導体素子搭載領域１０２に電極部１４Ｃを形成する工程（端子部１４Ａ並びに配線部１４Ｂを有する配線層１４を形成する工程）とを同一工程で行うことができる。従って、配線基板１の製造工程数を削減することができる。この配線基板１の製造工程数の削減に伴い、製造上の歩留まりを向上することができ、又、生産コスト、製品コスト等を減少することができる。更に、本発明の第１の実施の形態に係る配線基板１の製造方法においては、埋込導体１２の周囲を被覆する絶縁性基材１０をマスクとして埋込導体１２の一部を膜厚方向に除去することができるので、このマスク（配線基板１の裏面側に形成される例えばレジスト膜）を形成する工程に相当する分、配線基板１の製造工程数を削減することができる。
【００７０】
更に、本発明の第１の実施の形態に係る配線基板１の製造方法においては、裏面導体層１２０と表面導体層１４０との間にエッチングストッパ層１３を介在させることにより、裏面導体層１２０、表面導体層１４０のそれぞれを適正な膜厚で独立にパターニングすることができる。具体的には、微細化又は多端子化を実現するために配線層１４の膜厚は薄く設定され、膜厚を稼ぐために埋込導体１２の膜厚は厚く設定されるが、エッチングストッパ層１３を介在させることで、表面導体層１４０の膜厚を損なうことなく、裏面導体層１２０をパターニングして突起状の埋込導体１２を形成することができる。
【００７１】
［半導体装置の製造方法］
次に、本発明の第１の実施の形態に係る半導体装置の製造方法（組立方法）を、図１、図２、図１６及び図１７を使用して説明する。
【００７２】
（イ）まず配線基板１の表面上の半導体素子搭載領域１０２に異方性導電材３を配置し、所定の加熱温度において所定荷重を加えた状態で一定の時間圧着することにより、図１６に示すように異方性導電材３を仮圧着させることができる。異方性導電材３には、例えば日立化成工業株式会社製の異方性導電フィルムを使用することができる。
【００７３】
（ロ）異方性導電材３上に半導体素子２を配置し、図１７に示すように配線基板１の電極部１４Ｃと半導体素子２のボンディングパッド２０との間の位置合わせ（アライメント）を行う。本発明の第１の実施の形態において、半導体素子２にはベアチップが使用されているので、半導体素子２のボンディングパッド２０が直接的に配線基板１の電極部１４Ｃに接続できるように、半導体素子２はフェイスダウン（フリップチップ）方式で配置される。半導体素子２のアライメントターゲットは、半導体素子２の輪郭形状をそのまま使用することができる。一方、配線基板１においては、図示していないが、例えば端子部１４Ａ及び配線部１４Ｂの形成工程と同一工程で表面導体層１４１を利用してアライメントターゲットを形成することができる。表面導体層１４１は薄い膜厚で形成されているので、アライメントターゲットの加工精度を向上することができる。
【００７４】
（ハ）位置合わせ後に、所定の加熱温度において所定荷重を加えた状態で一定の時間、配線基板１に半導体素子２を押し付け、半導体素子２を配線基板１に仮固定する。その後、本固定を行い、前述の図１及び図２に示す半導体装置を完成させることができる。配線基板１の電極部１４Ｃと半導体素子２のボンディングパッド２０との間は異方性導電材３を通して良好な電気的接続状態を確保することができる。更に、半導体素子２自体は配線基板１の表面に異方性導電材３を介在させて機械的に強固に取り付けられる。なお、仮固定を行わずに、半導体素子２を配線基板１に直接的に本固定することができる。
【００７５】
［三次元実装構造を有する半導体装置の製造方法］
次に、本発明の第１の実施の形態に係る三次元実装構造を有する半導体装置の製造方法を、図１８及び図１９を使用して各々説明する。
【００７６】
（イ）まず、図１８に示すように配線基板（第１の配線基板）１ａの端子部１４Ａ上に基板間接続部材６を形成する。本発明の第１の実施の形態において、基板間接続部材６には半田ボールを使用することができる。この半田ボールは、例えば日立ビアメカニクス株式会社製の半田ボール搭載機を使用することにより簡易に形成することができる。
【００７７】
（ロ）そして、図１９に示すように、第１の配線基板１ａ上に同様の製造プロセスで形成した同一構造の他の配線基板（第２の配線基板）１ｂを多段に積み上げる。第１の配線基板１ａの端子部１４Ａ上の基板間接続部材６の上部は他の（第２の）配線基板１ｂの裏面側の位置決め部１１０ｂ内部に入り込み、自動的に上下の第１の配線基板１ａと第２の配線基板１ｂ間の位置決めを行うことができる。そして、図１９に示すように、半田リフローを行い、第１の配線基板１ａの端子部１４Ａと基板間接続部材６との間を電気的かつ機械的に接合するとともに、上層に積み上げられた第２の配線基板１ｂの位置決め部１１０ｂから露出する第２の埋込導体１２ｂと基板間接続部材６との間を電気的かつ機械的に接合する。この半田リフローは、例えば、多段に積み上げられた第１の配線基板１ａと第２の配線基板１ｂをコンベア搬送により赤外線リフロー装置内を通過させることで行うことができ、赤外線リフロー装置の加熱温度とコンベア搬送の搬送速度とにより半田リフロー条件を設定することができる。この半田リフローが終了した段階で第１の配線基板１ａ，第２の配線基板１ｂ，第３の配線基板・・・・・を多段に積み上げた三次元実装構造の半導体装置を完成させることができる。
【００７８】
図２０は、本発明の第１の実施の形態の変形例に係る半導体装置の断面図である。図２０に示すように、配線基板１の電極部１４Ｃに、パッケージ化された半導体素子２１が取り付けられている。必ずしもこの構造に限定されるものではないが、半導体素子２１は、リードレスチップキャリア（ＬＣＣ）構造で構成されており、ベアチップをレジンモールドしたものである。半導体素子２１のアウターリードはレジンモールド部に沿って成型されている。なお、詳細な構造は示していないが、ベアチップはフェイスアップボンディング方式でインナーリード上に取り付けられている。
【００７９】
このような半導体素子２１が取り付けられた配線基板１は、前述の図１９に示す半導体装置と同様に、多段に積み上げられ、三次元実装構造を構築するようになっている。
【００８０】
なお、三次元実装構造の半導体装置は、同一の半導体素子２、又は同一の半導体素子２１を多段に積み上げる方式に限定されるものではなく、半導体素子２を取り付けた配線基板１と半導体素子２１を取り付けた配線基板１とを多段に積み上げても良い。又、半導体素子２１はＴＡＢ構造であっても良い。
【００８１】
（第２の実施の形態）
本発明の第２の実施の形態は、本発明の第１の実施の形態に係る配線基板１の電極部１４Ｃの形状を代えた例を説明するものである。図２１に示す配線基板１の平面図は、前述の本発明の第１の実施の形態に係る配線基板１の製造方法の図１３に示す工程に対応する工程における平面図である。
【００８２】
即ち、複数の電極部１４Ｃが連結した状態で形成された後に、１つの端子部１４Ａ及び１つの配線部１４Ｂをパターニングするためのエッチングマスク１４６が電極部１４Ｃと交差した形状で形成されている。このエッチングマスク１４６を使用して表面導体層１４１をパターニングすることにより、端子部１４Ａ及び配線部１４Ｂが形成されるとともに複数の電極部１４Ｃが個々に分割されるようになっている。
【００８３】
このように形成される配線基板１の電極部１４Ｃは配線部１４Ｂと同等の幅寸法で形成され、半導体素子２のボンディングパッド２０が少ピン広ピッチのペリフェラル配置に有効な配線基板１を形成することができる。
【００８４】
（第３の実施の形態）
本発明の第３の実施の形態は、図２２に示すように、配線基板１上に複数の半導体素子２を取り付けたＭＣＭ構造の半導体装置としたことである。複数の半導体素子２は、メモリデバイスのように同一のものであっても良いし、メモリデバイスとロジックデバイスとが混在するようなものであっても良い。
【００８５】
更に、図２２に示す構造の複数の配線基板１ａ，ａｂ，・・・・・を多段に積み上げて、前述の図１９と同様な、三次元実装構造としても良い。
【００８６】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置は、図２３に示すように、配線領域１０１及び半導体素子搭載領域１０２を有する絶縁性基材１０と、配線領域１０１において、絶縁性基材の第１主表面から第２主表面に通じる接続孔１１と、絶縁性基材１０の第１主表面において、接続孔１１に一端が接続され、他端が半導体素子搭載領域１０２まで伸延された配線層１４と、半導体素子搭載領域１０２において、配線層１４に接続された半導体素子２とから構成されている。しかし、第１の実施の形態とは異なり、接続孔１１の内部には、埋込導体は存在しない。即ち、埋込導体を用いる代わりに、接続孔１１内に露出した配線層１４の裏面に選択的に形成された金属薄膜１５を更に備えている。金属薄膜１５は、例えば、厚さ５〜３０μｍのニッケルめっき層、及びこのニッケルめっき層の上に形成された厚さ２〜１０μｍの金めっき層等で構成すれば良い。
【００８７】
本発明の第４の実施の形態においては、接続孔１１内に、大きな空隙部１１０が存在する。従って、この大きな空隙部１１０を、三次元実装構造に必要な位置決め部として利用できる。つまり、特に部品点数を増加することなく、又、複雑な構造にすることなく位置決め部を形成することができる。従って、前述の図１９に示すように、複数の配線基板１ａ，ａｂ，・・・・・を多段に積み上げて三次元実装構造とするのが容易であるという利点を有する。
【００８８】
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置は、図２４に示すように、配線領域１０１及び半導体素子搭載領域１０２を有する絶縁性基材１０と、配線領域１０１において、絶縁性基材１０の第１主表面から第２主表面に貫通して設けられた埋込導体１２と、絶縁性基材１０の第１主表面において、埋込導体１２に一端が電気的に接続され、他端が半導体素子搭載領域１０２まで伸延された配線層１４と、半導体素子搭載領域１０２において、配線層１４に接続された半導体素子２とを備えている。埋込導体１２と配線層１４の端子部１４Ａとの間には、エッチングストッパ層１３が配設されている。このエッチングストッパ層１３は、導電性を有し、埋込導体１２及び配線層１４に対して、適度なエッチング選択比を有する。例えば、埋込導体１２及び配線層１４を銅（Ｃｕ）とし、エッチングストッパ層１３をニッケル（Ｎｉ）とすれば、所望の選択比が得られる。埋込導体１２の底面には、更に金属薄膜１５を備えている。金属薄膜１５は、例えば、ニッケルめっき層、及びこのニッケルめっき層の上に形成された金めっき層からなる複合膜等で構成すれば良い。そして、絶縁性基材１０の第２主表面と金属薄膜１５の底面とは同一平面レベルである。
【００８９】
このような、絶縁性基材１０の第２主表面と金属薄膜１５の底面とが同一平面レベルである構造であっても、第１の実施の形態と同様に、端子の微細化及び多端子化が容易にする効果を奏することが可能である。従って、装置の小型化を実現することができ、かつ三次元実装構造にも好適な構造の半導体装置を提供することができる。
【００９０】
図２５は、本発明の第５の実施の形態の変形例（第１の変形例）に係る半導体装置の断面図である。第１の変形例においては、図２５に示すように、配線領域１０１及び半導体素子搭載領域１０２を有する絶縁性基材１０と、配線領域１０１において、絶縁性基材１０の第１主表面から第２主表面に貫通して設けられた埋込導体１２と、絶縁性基材１０の第１主表面において、埋込導体１２に一端が電気的に接続され、他端が半導体素子搭載領域１０２まで伸延された配線層１４と、半導体素子搭載領域１０２において、配線層１４に接続された半導体素子２とを備えている。図２４とは異なり、絶縁性基材１０の第２主表面と埋込導体１２の底面とが同一平面レベルである。そして、埋込導体１２の底面には、更に金属薄膜１５を備えている。即ち、ニッケル／金めっき層等の金属薄膜１５の厚さ分だけ、絶縁性基材１０の第２主表面から突出している。
【００９１】
更に、本発明の第５の実施の形態に係る半導体装置において、絶縁性基材１０の第２主表面に対して、埋込導体１２の底面が突出していてもかまわない。図２７は、第５の実施の形態の第２の変形例に係る半導体装置の断面図で、図２６は、この半導体装置に用いる配線基板の断面図である。図２６においては、表面導体層１４０と、この表面導体層１４０の裏面において、この表面導体層１４０に電気的に接続された複数の埋込導体１２と、表面導体層１４０の裏面に接した第１主表面及びこの第１主表面に対向した第２主表面とを有し、埋込導体１２の側壁に接して形成された絶縁性基材１０とを備えている。埋込導体１２とエッチングストッパ層１３とを合計した厚さよりも、絶縁性基材１０の方が薄く、埋込導体１２の底面が、絶縁性基材１０の第２主表面に対して、突出している。例えば、埋込導体１２とエッチングストッパ層１３とを合計した厚さを５０μｍ〜８０μｍ、好ましくは６５μｍ程度に選び、絶縁性基材１０の厚さを３０μｍ〜６０μｍ程度に選べば、図２６の構造は容易に構成できる。
【００９２】
図２７は、図２６の表面導体層１４０を更にパターニングし、端子部１４Ａ、配線部１４Ｂ及び電極部１４Ｃからなる配線層１４を形成し、その上に半導体素子２を搭載した構造を示したいる。即ち、図２７に示す半導体装置は、配線領域１０１及び半導体素子搭載領域１０２を有する絶縁性基材１０と、配線領域１０１において、絶縁性基材１０の第１主表面から第２主表面に貫通して設けられた埋込導体１２と、絶縁性基材１０の第１主表面において、埋込導体１２に一端が電気的に接続され、他端が半導体素子搭載領域１０２まで伸延された配線層１４と、半導体素子搭載領域１０２において、配線層１４に接続された半導体素子２とを備えている。埋込導体１２の底面には、更に金属薄膜１５を備えている。
【００９３】
本発明の第５の実施の形態に係る半導体装置は、前述の図１９に示すように、複数の配線基板１ａ，ａｂ，・・・・・を多段に積み上げて三次元実装構造としても良いことは勿論である。
【００９４】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９５】
例えば、上記第１乃至第５の実施の形態の説明においては、接続孔や埋込導体が、配線領域に配置されている場合について説明したが、これらは例示であって、本発明の接続孔や埋込導体は、半導体素子搭載領域に配置されていてもかまわない。
【００９６】
また、前述の図１８及び１９に示す三次元実装構造の半導体装置において、基板間接続部材６には半田ペーストを使用することができる。半田ペーストはスクリーン印刷法により形成される。スクリーン印刷法においては、予め半導体素子２を配線基板１に取り付けてしまうと、スクリーン印刷マスクが半導体素子２に接触してしまい、端子部１４Ｃとスクリーン印刷マスクとの間に半田ペーストの形成に必要なギャップを確保することができないので、半田ペーストは半導体素子２を取り付ける前に形成しておくことが好ましい。更に基板間接続部材６に、前述の図１に示す異方性導電材３と同等の異方性導電材（例えば異方性導電フィルム）を使用することができる。
【００９７】
又、図１、図１７〜２０、図２２〜２５、或いは図２７においては、集積回路が配設された表面部を下側に向けたフェイスダウン（フリップチップ）方式で配線基板１の表面上に搭載した構造を例示した。しかし、本発明は、フリップチップ実装方式に限定されものではなく、図２８に示すように、ボンディングワイヤ２５を用いて、半導体素子（半導体チップ）２の周辺部に配置されたボンディングパッド２０と、配線層１４の電極部１４Ｃとを接続してもかまわない。半導体チップ２と配線層１４の電極部１４Ｃとは、保護樹脂３１によりモールドされている。更に、ワイヤボンディング方式以外にも、ＴＡＢテープを用いた接続方式でもかまわない。
【００９８】
更に、本発明は、第１の実施の形態等では、シリコン（Ｓｉ）単結晶基板（シリコン単結晶チップ）を用いた集積回路で説明したが、ガリウム砒素（ＧａＡｓ）等の化合物半導体の集積回路等でもかまわない。
【００９９】
更に、上記実施の形態に係る配線基板１をプリント配線基板、集積回路用基板、液晶表示装置用基板（例えば透明ガラス基板）等としても良い。
【０１００】
又、本発明は、配線基板１の埋込導体１２と配線層１４とを別々の金属材料で形成しても良い。
【０１０１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１０２】
【発明の効果】
本発明によれば、端子の微細化及び多端子化を実現して装置の小型化を実現することができ、かつ三次元実装構造を実現することができる配線基板を提供することができる。
【０１０３】
又、本発明によれば、端子の微細化及び多端子化を実現して装置の小型化を実現することができ、かつ三次元実装構造を実現することができる半導体装置を提供することができる。
【０１０４】
更に、本発明によれば、製造プロセスの工程数を減少することができる配線基板の製造方法を提供することができる。特に、本発明によれば、製造プロセスの工程数を減少することにより、製品コスト、生産コスト等を減少することができ、更に製造プロセス上の歩留まりを向上することができる配線基板の製造プロセスを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る配線基板並びにこの配線基板を利用して構築された半導体装置の模式的な断面図である。
【図２】本発明の第１の実施の形態に係る配線基板並びに半導体装置の平面構造図である。
【図３】本発明の第１の実施の形態に係る配線基板の工程断面図である。
【図４】図３に続く配線基板の工程断面図である。
【図５】図４に続く配線基板の工程断面図である。
【図６】図５に続く配線基板の工程断面図である。
【図７】図６に続く配線基板の工程断面図である。
【図８】図７に続く配線基板の工程断面図である。
【図９】図８に続く配線基板の工程断面図である。
【図１０】図９に続く配線基板の工程断面図である。
【図１１】図１０に続く配線基板の工程断面図である。
【図１２】図１１に続く配線基板の工程断面図である。
【図１３】図１２に続く配線基板の工程断面図である。
【図１４】図１３に続く配線基板の工程断面図である。
【図１５】図１４に続く配線基板の工程断面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置の工程断面図である。
【図１７】図１６に続く半導体装置の工程断面図である。
【図１８】本発明の第１の実施の形態に係る三次元実装構造を有する半導体装置の工程断面図である。
【図１９】本発明の第１の実施の形態に係る三次元実装構造を有する半導体装置の模式的な断面図である。
【図２０】本発明の第１の実施の形態の第１の変形例に係る半導体装置の断面構造図である。
【図２１】本発明の第２の実施の形態に係る配線基板の平面図である。
【図２２】本発明の第３の実施の形態に係る半導体装置の断面構造図である。
【図２３】本発明の第４の実施の形態に係る半導体装置の断面構造図である。
【図２４】本発明の第５の実施の形態に係る半導体装置の断面構造図である。
【図２５】本発明の第５の実施の形態の変形例（第１の変形例）に係る半導体装置の断面構造図である。
【図２６】本発明の第５の実施の形態の変形例（第２の変形例）に係る配線基板の断面構造図である。
【図２７】本発明の第５の実施の形態の変形例（第２の変形例）に係る半導体装置の断面構造図である。
【図２８】本発明の他の実施の形態に係る半導体装置の断面構造図である。
【符号の説明】
１，１ａ，１ｂ 配線基板
２，２ａ，２ｂ，２１ 半導体素子
３，３ａ，３ｂ 異方性導電材
６ 基板間接続部材
１０，１０ａ，１０ｂ，１００ 絶縁性基材
１１，１１ａ，１１ｂ 接続孔
１２，１２ａ，１２ｂ 埋込導体
１３，１３ａ，１３ｂ エッチングストッパ層
１４，１４ａ，１４ｂ 配線層
１４Ａ 端子部
１４Ｂ 配線部
１４Ｃ 電極部
１５，１５ａ，１５ｂ 金属薄膜（めっき層）
２０，２０ａ，２０ｂ ボンディングパッド
２５ ボンディングワイヤ
３１ 保護樹脂
１０１ 配線領域
１０２ 半導体素子搭載領域
１１０，１１０ａ，１１０ｂ 位置決め部
１２０ 裏面導体層
１４０，１４１ 表面導体層
１４５，１４６，１４７ エッチングマスク

Claims (25)

  1. 基板間接続部材を搭載するための端子部、該端子部に接続された配線部、及び該配線部に接続され、前記配線部及び端子部の膜厚より厚い電極部を有し、前記電極部、前記配線部、及び前記端子部がそれぞれ一体として同一の導電性材料により形成された表面導体層と、
    該端子部の裏面において電気的に接続された埋込導体と、
    前記表面導体層の裏面に接した第１主表面及び該第１主表面に対向した第２主表面とを有し、前記埋込導体の側壁に接して形成された絶縁性基材
    とを備えたことを特徴とする配線基板。
  2. 前記絶縁性基材は、前記埋込導体の底面に接して形成され、該底面と前記絶縁性基材の前記第２主表面との距離が１μｍ以上５０μｍ以下であることを特徴とする請求項１の配線基板。
  3. 前記絶縁性基材は、前記埋込導体の底面を露出して形成されていることを特徴とする請求項１記載の配線基板。
  4. 前記絶縁性基材の前記第２主表面と前記埋込導体の底面とは同一平面レベルであることを特徴とする請求項３記載の配線基板。
  5. 前記絶縁性基材の前記第２主表面に対して、前記埋込導体の底面が突出していることを特徴とする請求項３記載の配線基板。
  6. 前記埋込導体は、粗化処理された前記側壁を有することを特徴とする請求項１乃至５のいずれか１項に記載の配線基板。
  7. 前記絶縁性基材の第１主表面からみた前記電極部上面の平面寸法が前記配線部の幅寸法よりも小さく形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の配線基板。
  8. 前記絶縁性基材の第１主表面からみた前記端子部の平面寸法が前記電極部上面の平面寸法よりも大きく形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の配線基板。
  9. 配線領域及び半導体素子搭載領域を有する絶縁性基材と、
    前記配線領域において、前記絶縁性基材の第１主表面から第２主表面に通じる接続孔と、
    基板間接続部材を搭載するための端子部、該端子部に接続された配線部、及び該配線部に接続され前記配線部及び端子部の膜厚より厚い電極部を有し、前記電極部、前記配線部、及び前記端子部がそれぞれ一体として同一の導電性材料により形成されており、前記絶縁性基材の第１主表面において、前記接続孔に前記端子部が接続され、前記電極部が前記半導体素子領域内にある配線層と、
    前記接続孔内に前記絶縁性基材の第２主表面に達しないように埋め込まれ、前記端子部の裏面と電気的に接続された埋込導体
    とを備えたことを特徴とする配線基板。
  10. 前記埋込導体が粗化処理された側壁を有することを特徴とする請求項９に記載の配線基板。
  11. 配線領域及び半導体素子搭載領域を有する絶縁性基材と、
    前記配線領域において、前記絶縁性基材の第１主表面から第２主表面に通じる接続孔と、
    基板間接続部材を搭載するための端子部、該端子部に接続された配線部、及び該配線部に接続され前記配線部及び端子部の膜厚より厚い電極部を有し、前記電極部、前記配線部、及び前記端子部がそれぞれ一体として同一の導電性材料により形成されており、前記絶縁性基材の第１主表面において、前記接続孔に前記端子部が接続され、前記電極部が前記半導体素子領域内にある配線層と、
    前記接続孔内に露出した前記端子部の裏面に選択的に形成された金属薄膜
    とを備えたことを特徴とする配線基板。
  12. 配線領域及び半導体素子搭載領域を有する絶縁性基材と、
    前記配線領域において、前記絶縁性基材の第１主表面から第２主表面に貫通して設けられた埋込導体と、
    基板間接続部材を搭載するための端子部、該端子部に接続された配線部、及び該配線部に接続され前記配線部及び端子部の膜厚より厚い電極部を有し、前記電極部、前記配線部、及び前記端子部がそれぞれ一体として同一の導電性材料により形成されており、前記絶縁性基材の第１主表面において、前記埋込導体に前記端子部が電気的に接続され、前記電極部が前記半導体素子搭載領域内にある配線層
    とを備えたことを特徴とする配線基板。
  13. 前記絶縁性基材の前記第２主表面と前記埋込導体の底面とは同一平面レベルであることを特徴とする請求項１２記載の配線基板。
  14. 前記絶縁性基材の前記第２主表面に対して、前記埋込導体の底面が露出していることを特徴とする請求項１２記載の配線基板。
  15. 前記埋込導体が粗化処理された側壁を有することを特徴とする請求項１２乃至１４のいずれか１項に記載の配線基板。
  16. 前記絶縁性基材の第１主表面からみた前記電極部上面の平面寸法が前記配線部の幅寸法よりも小さく形成されていることを特徴とする請求項１２乃至１５のいずれか１項に記載の配線基板。
  17. 前記絶縁性基材の第１主表面からみた前記端子部の平面寸法が前記電極部上面の平面寸法よりも大きく形成されていることを特徴とする請求項１２乃至１５のいずれか１項に記載の配線基板。
  18. 配線領域及び半導体素子領域を有する第１の絶縁性基材と、
    前記配線領域において、前記第１の絶縁性基材の第１主表面から第２主表面に通じる第１の接続孔と、
    基板間接続部材を搭載するための端子部、該端子部に接続された配線部、及び該配線部に接続され前記配線部及び端子部の膜厚より厚い電極部を有し、前記電極部、前記配線部、及び前記端子部がそれぞれ一体として同一の導電性材料により形成されており、前記第１の絶縁性基材の第１主表面において、前記第１の接続孔に前記端子部が接続され、前記電極部が前記半導体素子搭載領域内にある第１の配線層と、
    前記半導体素子搭載領域において、前記第１の配線層に接続された第１の半導体素子と、
    前記第１の接続孔内に前記第１の絶縁性基材の第２主表面に達しないように埋め込まれ、前記第１の配線層の前記端子部と電気的に接続された埋込導体
    とを備えたことを特徴とする半導体装置。
  19. 配線領域及び半導体素子領域を有する第１の絶縁性基材と、
    前記配線領域において、前記第１の絶縁性基材の第１主表面から第２主表面に通じる第１の接続孔と、
    基板間接続部材を搭載するための端子部、該端子部に接続された配線部、及び該配線部に接続され前記配線部及び端子部の膜厚より厚い電極部を有し、前記電極部、前記配線部、及び前記端子部がそれぞれ一体として同一の導電性材料により形成されており、前記第１の絶縁性基材の第１主表面において、前記第１の接続孔に前記端子部が接続され、前記電極部が前記半導体素子搭載領域内にある第１の配線層と、
    前記半導体素子搭載領域において、前記第１の配線層に接続された第１の半導体素子と、
    前記第１の接続孔内に露出した前記第１の配線層の裏面に選択的に形成された金属薄膜
    とを備えたことを特徴とする半導体装置。
  20. 配線領域及び半導体素子領域を有する第１の絶縁性基材と、
    前記配線領域において、前記第１の絶縁性基材の第１主表面から第２主表面に貫通して設けられた第１の埋め込み導体と、
    基板間接続部材を搭載するための端子部、該端子部に接続された配線部、及び該配線部に接続され前記配線部及び端子部の膜厚より厚い電極部を有し、前記電極部、前記配線部、及び前記端子部がそれぞれ一体として同一の導電性材料により形成されており、前記第１の絶縁性基材の第１主表面において、前記第１の埋込導体に一端が電気的に接続され、他端が前記半導体素子搭載領域内にある第１の配線層と、
    前記半導体素子搭載領域において、前記第１の配線層に接続された第１の半導体素子
    とを備えたことを特徴とする半導体装置。
  21. 前記第１の絶縁性基材の前記第２主表面と前記第１の埋込導体の底面とは同一平面レベルであることを特徴とする請求項２０記載の半導体装置。
  22. 前記第１の絶縁性基材の前記第２主表面に対して、前記第１の埋込導体の底面が突出していることを特徴とする請求項２０記載の半導体装置。
  23. 前記埋込導体が粗化処理された側壁を有することを特徴とする請求項２０乃至２２のいずれか１項に記載の半導体装置。
  24. 前記第１の配線層の配線領域上に配置された前記基板間接続部材と、
    該基板間接続部材を埋め込む第２の接続孔を有する第２の絶縁性基材と、
    該第２の絶縁性基材の第１主表面において、前記第２の接続孔に一端が接続され、他端が前記半導体素子搭載領域内にある第２の配線層と、
    前記半導体素子搭載領域において、前記第２の配線層に接続された第２の半導体素子と
    を更に備えた構造を少なくとも含むことを特徴とする請求項１８乃至２０のいずれか１項に記載の半導体装置。
  25. 前記第１の配線層の配線基板上に配置された前記基板間接続部材と、
    該基板間接続部材に電気的に接続された第２の埋込導体と、
    該第２の埋込導体を少なくとも埋め込む第２の絶縁性基材と、
    該第２の絶縁性基材の第１主表面において、前記第２の埋込導体に電気的に一端が接続され、他端が前記半導体素子搭載領域内にある第２の配線層と、
    前記半導体素子搭載領域において、前記第２の配線層に接続された第２の半導体素子
    とを更に備えた構造を少なくとも含むことを特徴とする請求項２０乃至２３のいずれか１項に記載の半導体装置。
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