JP3500995B2 - 積層型回路モジュールの製造方法 - Google Patents
積層型回路モジュールの製造方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Description
【０００１】
【発明の属する技術分野】この発明は、ベアチップ等の
部品を重ねて配置した積層型回路モジュールの製造方法
に関するものである。
部品を重ねて配置した積層型回路モジュールの製造方法
に関するものである。
【０００２】
【従来の技術】ベアチップ等の回路部品を縦方向に積層
した積層実装により回路基板の小型化が可能である。こ
のような積層実装方式として、例えば図１３に示すよう
に、チップ端面に配線１００ａ，１００ｂを引き出した
ベアチップ１００を複数積層し、端面に設けた配線１０
１，１０２でチップ間を接続する方法やインターポーザ
基板にベアチップを実装し、そのインターポーザ基板を
積層する方法などがある。この種の積層方法は、“A Re
view of 3-D Packaging Technology”IEEE Transaction
s on components,packaging,and manufacturing techno
logy-part B,vol.21,No.1,Feb.1998に系統的にまとめら
れている。
した積層実装により回路基板の小型化が可能である。こ
のような積層実装方式として、例えば図１３に示すよう
に、チップ端面に配線１００ａ，１００ｂを引き出した
ベアチップ１００を複数積層し、端面に設けた配線１０
１，１０２でチップ間を接続する方法やインターポーザ
基板にベアチップを実装し、そのインターポーザ基板を
積層する方法などがある。この種の積層方法は、“A Re
view of 3-D Packaging Technology”IEEE Transaction
s on components,packaging,and manufacturing techno
logy-part B,vol.21,No.1,Feb.1998に系統的にまとめら
れている。
【０００３】
【発明が解決しようとする課題】しかしながら、図１３
に示したベアチップ１００を直接積層する方法において
は、その多くがチップ端面に電極を取り出す構造をチッ
プ上に作り込む必要があり、既存のＩＣチップには適用
が難しい。さらに、積層するチップ１００は同一サイズ
である必要があるため、異なるサイズのチップ積層には
適さない。また、インターポーザ基板を用いた積層では
インターポーザ基板の分サイズが大きくなる。このよう
に、従来の積層実装方法では、サイズや適用可能なＩＣ
チップなどに制約がある。
に示したベアチップ１００を直接積層する方法において
は、その多くがチップ端面に電極を取り出す構造をチッ
プ上に作り込む必要があり、既存のＩＣチップには適用
が難しい。さらに、積層するチップ１００は同一サイズ
である必要があるため、異なるサイズのチップ積層には
適さない。また、インターポーザ基板を用いた積層では
インターポーザ基板の分サイズが大きくなる。このよう
に、従来の積層実装方法では、サイズや適用可能なＩＣ
チップなどに制約がある。
【０００４】 そこで、この発明の目的は、電極配置や
部品サイズなどの制約を受けることなく配置の自由度を
高くできるとともに、小型化を図ることができる積層型
回路モジュールの製造方法を提供することにある。
部品サイズなどの制約を受けることなく配置の自由度を
高くできるとともに、小型化を図ることができる積層型
回路モジュールの製造方法を提供することにある。
【０００５】
【０００６】
【０００７】
【０００８】
【０００９】
【課題を解決するための手段】請求項１
に記載の積層型
回路モジュールの製造方法によれば、上面に第１の配線
を形成したベース材に対し、第１の配線に電気的に接続
された状態で第１の表面実装部品が実装されるととも
に、第１の配線の上にフィードスルー電極が配置され
る。そして、ベース材の上に第１の絶縁層が、フィード
スルー電極の上面が露出する状態で積層される。さら
に、第１の絶縁層の上面に、フィードスルー電極に電気
的に接続された第２の配線が形成される。そして、第１
の絶縁層の上に、第２の配線に電気的に接続された状態
で第２の表面実装部品が実装され、第１の絶縁層の上に
第２の絶縁層が積層される。
回路モジュールの製造方法によれば、上面に第１の配線
を形成したベース材に対し、第１の配線に電気的に接続
された状態で第１の表面実装部品が実装されるととも
に、第１の配線の上にフィードスルー電極が配置され
る。そして、ベース材の上に第１の絶縁層が、フィード
スルー電極の上面が露出する状態で積層される。さら
に、第１の絶縁層の上面に、フィードスルー電極に電気
的に接続された第２の配線が形成される。そして、第１
の絶縁層の上に、第２の配線に電気的に接続された状態
で第２の表面実装部品が実装され、第１の絶縁層の上に
第２の絶縁層が積層される。
【００１０】 ここで、請求項２に記載の積層型回路モ
ジュールの製造方法によれば、流動性を有する樹脂が配
置され、型材を用いて流動性樹脂が、フィードスルー電
極の上部と型材が接するまで押圧され、その後、流動性
樹脂が硬化され、型材が剥離される。このようにして、
絶縁層が積層される。
ジュールの製造方法によれば、流動性を有する樹脂が配
置され、型材を用いて流動性樹脂が、フィードスルー電
極の上部と型材が接するまで押圧され、その後、流動性
樹脂が硬化され、型材が剥離される。このようにして、
絶縁層が積層される。
【００１１】 また、請求項３に記載のように、型材の
表面に離型層を形成すると、離型層を介在させることに
より型材の剥離を容易に行うことができる。また、請求
項４に記載のように、流動性樹脂として、硬化により体
積収縮するものを用いると、流動性樹脂の硬化の際に体
積収縮により樹脂部分からフィードスルー電極の先端が
突出するように形成される。
表面に離型層を形成すると、離型層を介在させることに
より型材の剥離を容易に行うことができる。また、請求
項４に記載のように、流動性樹脂として、硬化により体
積収縮するものを用いると、流動性樹脂の硬化の際に体
積収縮により樹脂部分からフィードスルー電極の先端が
突出するように形成される。
【００１２】 請求項５に記載のように、型材を剥離し
た後に、樹脂の表面の灰化処理または樹脂の表面の機械
研磨を行うようにすると、フィードスルー電極の上に残
る樹脂を除去して電気的接続を確実にとることができ
る。
た後に、樹脂の表面の灰化処理または樹脂の表面の機械
研磨を行うようにすると、フィードスルー電極の上に残
る樹脂を除去して電気的接続を確実にとることができ
る。
【００１３】 請求項６に記載のように、型材の表面
に、微細な凹凸を形成すると、フィードスルー電極の表
面に微細な凹凸が転写され、その上に配置される配線と
の密着性が向上する。
に、微細な凹凸を形成すると、フィードスルー電極の表
面に微細な凹凸が転写され、その上に配置される配線と
の密着性が向上する。
【００１４】 請求項８に記載のように、型材の表面
に、部品配置空間形成用の凸部を形成すると、型材の凸
部により絶縁層には空間が形成され、この空間に電子部
品を配置することができる。
に、部品配置空間形成用の凸部を形成すると、型材の凸
部により絶縁層には空間が形成され、この空間に電子部
品を配置することができる。
【００１５】 請求項９に記載のように、型材の表面
に、絶縁層の厚さを調整するための凸部を形成すると、
型材の凸部により絶縁層の厚さを調整することができ
る。請求項１０に記載のように、流動性樹脂としてエポ
キシ系樹脂を用いると、ポリイミド系樹脂を用いた場合
に比べ、揮発成分が少なく、巣（空洞）が発生しにく
い。
に、絶縁層の厚さを調整するための凸部を形成すると、
型材の凸部により絶縁層の厚さを調整することができ
る。請求項１０に記載のように、流動性樹脂としてエポ
キシ系樹脂を用いると、ポリイミド系樹脂を用いた場合
に比べ、揮発成分が少なく、巣（空洞）が発生しにく
い。
【００１６】 請求項１１に記載のように、表面実装部
品としてベアチップを用いると、部品を薄くでき、絶縁
層も薄くできる。よって、フィードスルー電極を低くで
き、アスペクト比を小さくできる。その結果、電極を小
さくでき、ピッチを狭くできる。
品としてベアチップを用いると、部品を薄くでき、絶縁
層も薄くできる。よって、フィードスルー電極を低くで
き、アスペクト比を小さくできる。その結果、電極を小
さくでき、ピッチを狭くできる。
【００１７】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００１８】図１〜図４は、本実施形態における積層型
回路モジュールの製造工程図である。図４（ｃ）には、
積層型回路モジュールの全体構成を示す。詳しくは、絶
縁層（８，９）を２層だけ積層した状態での回路モジュ
ールの全体構成を示す。
回路モジュールの製造工程図である。図４（ｃ）には、
積層型回路モジュールの全体構成を示す。詳しくは、絶
縁層（８，９）を２層だけ積層した状態での回路モジュ
ールの全体構成を示す。
【００１９】この図４（ｃ）において、配線基板１の上
には第１の配線（導体パターン）２，３が形成され、こ
の配線２，３はスルーホール４，５を通して裏面の電極
端子（導体パターン）６，７と接続されている。この電
極端子６，７は、最終的に完成した回路モジュールを他
の回路と接続するためのものである。また、配線２，３
を含めた配線基板１の上には層間絶縁層（第１の絶縁
層）８が形成され、その上には層間絶縁層（第２の絶縁
層）９が積層されている。絶縁層８の上面には第２の配
線（導体パターン）１０，１１が形成されている。
には第１の配線（導体パターン）２，３が形成され、こ
の配線２，３はスルーホール４，５を通して裏面の電極
端子（導体パターン）６，７と接続されている。この電
極端子６，７は、最終的に完成した回路モジュールを他
の回路と接続するためのものである。また、配線２，３
を含めた配線基板１の上には層間絶縁層（第１の絶縁
層）８が形成され、その上には層間絶縁層（第２の絶縁
層）９が積層されている。絶縁層８の上面には第２の配
線（導体パターン）１０，１１が形成されている。
【００２０】絶縁層８において第１の表面実装部品とし
てのベアチップ１２が内蔵されている。ベアチップ１２
の下面にはバンプ電極１３，１４が形成され、ベアチッ
プ１２の下に配置した樹脂１５によりバンプ電極１３，
１４が配線２，３と接触している。このようにベアチッ
プ１２が配線２，３と電気的に接続された状態で絶縁層
８に内蔵されている。
てのベアチップ１２が内蔵されている。ベアチップ１２
の下面にはバンプ電極１３，１４が形成され、ベアチッ
プ１２の下に配置した樹脂１５によりバンプ電極１３，
１４が配線２，３と接触している。このようにベアチッ
プ１２が配線２，３と電気的に接続された状態で絶縁層
８に内蔵されている。
【００２１】同様に、絶縁層９には第２の表面実装部品
としてのベアチップ１６が内蔵されている。ベアチップ
１６の下面にはバンプ電極１７，１８が形成され、ベア
チップ１６の下に配置した樹脂１９によりバンプ電極１
７，１８が配線１０，１１と接触している。このように
ベアチップ１６が配線１０，１１と電気的に接続された
状態で絶縁層９に内蔵されている。
としてのベアチップ１６が内蔵されている。ベアチップ
１６の下面にはバンプ電極１７，１８が形成され、ベア
チップ１６の下に配置した樹脂１９によりバンプ電極１
７，１８が配線１０，１１と接触している。このように
ベアチップ１６が配線１０，１１と電気的に接続された
状態で絶縁層９に内蔵されている。
【００２２】また、絶縁層８の内部において配線２の上
にはスタッドバンプ２０ａ，２０ｂが積み上げられ、ス
タッドバンプ２０ｂは配線１０と接触している。このス
タッドバンプ２０ａ，２０ｂによりフィードスルー電極
２１が構成され、フィードスルー電極２１は配線２と配
線１０に電気的に接続された状態で絶縁層８に内蔵さた
構造となっている。同様に、絶縁層８の内部において配
線３の上にはスタッドバンプ２２ａ，２２ｂが積み上げ
られ、スタッドバンプ２２ｂは配線１１と接触してい
る。このスタッドバンプ２２ａ，２２ｂによりフィード
スルー電極２３が構成され、フィードスルー電極２３は
配線３と配線１１に電気的に接続された状態で絶縁層８
に内蔵された構造となっている。このフィードスルー電
極２１，２３および配線２，３，１０，１１を通してベ
アチップ１２，１６間が電気的に接続されている。
にはスタッドバンプ２０ａ，２０ｂが積み上げられ、ス
タッドバンプ２０ｂは配線１０と接触している。このス
タッドバンプ２０ａ，２０ｂによりフィードスルー電極
２１が構成され、フィードスルー電極２１は配線２と配
線１０に電気的に接続された状態で絶縁層８に内蔵さた
構造となっている。同様に、絶縁層８の内部において配
線３の上にはスタッドバンプ２２ａ，２２ｂが積み上げ
られ、スタッドバンプ２２ｂは配線１１と接触してい
る。このスタッドバンプ２２ａ，２２ｂによりフィード
スルー電極２３が構成され、フィードスルー電極２３は
配線３と配線１１に電気的に接続された状態で絶縁層８
に内蔵された構造となっている。このフィードスルー電
極２１，２３および配線２，３，１０，１１を通してベ
アチップ１２，１６間が電気的に接続されている。
【００２３】一方、絶縁層９の内部において配線１０の
上にはスタッドバンプ２４ａ，２４ｂが積み上げられ、
また、配線１１の上にはスタッドバンプ２６ａ，２６ｂ
が積み上げられている。スタッドバンプ２４ａ，２４ｂ
および２６ａ，２６ｂによりフィードスルー電極２５お
よび２７が構成されている。
上にはスタッドバンプ２４ａ，２４ｂが積み上げられ、
また、配線１１の上にはスタッドバンプ２６ａ，２６ｂ
が積み上げられている。スタッドバンプ２４ａ，２４ｂ
および２６ａ，２６ｂによりフィードスルー電極２５お
よび２７が構成されている。
【００２４】また、フィードスルー電極２１，２３，２
５，２７はベアチップ１２，１６の近傍に位置してい
る。なお、配線基板１はモジュールのベース材として機
能するが、図４（ｃ）に示す積層型回路モジュールに対
し配線基板１が無い態様にて実施してもよい。
５，２７はベアチップ１２，１６の近傍に位置してい
る。なお、配線基板１はモジュールのベース材として機
能するが、図４（ｃ）に示す積層型回路モジュールに対
し配線基板１が無い態様にて実施してもよい。
【００２５】次に、このように構成した積層型回路モジ
ュールの製造方法を説明する。まず、図１（ａ）に示す
ように、ベース材としての配線基板１を用意する。この
配線基板１にはスルーホール４，５が形成されるととも
に、基板１の表面（上面）には配線２，３が、裏面（下
面）には電極端子６，７が形成されている。
ュールの製造方法を説明する。まず、図１（ａ）に示す
ように、ベース材としての配線基板１を用意する。この
配線基板１にはスルーホール４，５が形成されるととも
に、基板１の表面（上面）には配線２，３が、裏面（下
面）には電極端子６，７が形成されている。
【００２６】そして、図１（ｂ）及び（ｃ）に示すよう
に、バンプ電極１３，１４を有するベアチップ１２を用
意し、配線２，３の上にバンプ電極１３，１４が位置す
る状態でベアチップ１２をフェースダウンでＦＣ実装す
る。実装方法としては、熱硬化性エポキシ系樹脂に導電
性フィラーを多数混入させた異方導伝ペースト（ＡＣ
Ｐ）３０を用いる。つまり、図１（ｂ）に示すように、
配線基板１の所定の位置に異方導伝ペースト３０を適量
塗布し、図１（ｃ）に示すように、ベアチップ１２をフ
ェースダウンで設置する。さらに、チップ裏面から１バ
ンプあたり数十グラムで加圧するとともに、１５０℃〜
１８０℃で数十秒の硬化処理を行う。
に、バンプ電極１３，１４を有するベアチップ１２を用
意し、配線２，３の上にバンプ電極１３，１４が位置す
る状態でベアチップ１２をフェースダウンでＦＣ実装す
る。実装方法としては、熱硬化性エポキシ系樹脂に導電
性フィラーを多数混入させた異方導伝ペースト（ＡＣ
Ｐ）３０を用いる。つまり、図１（ｂ）に示すように、
配線基板１の所定の位置に異方導伝ペースト３０を適量
塗布し、図１（ｃ）に示すように、ベアチップ１２をフ
ェースダウンで設置する。さらに、チップ裏面から１バ
ンプあたり数十グラムで加圧するとともに、１５０℃〜
１８０℃で数十秒の硬化処理を行う。
【００２７】引き続き、図１（ｄ）に示すように、配線
基板１の上面における配線２，３の上に、スタッドバン
プ２０ａ，２０ｂおよび２２ａ，２２ｂを縦方向に重な
るように配置する。このようにして、フィードスルー電
極２１，２２となる高アスペクト比の電極（２０ａ，２
０ｂ，２２ａ，２２ｂ）が配置される。
基板１の上面における配線２，３の上に、スタッドバン
プ２０ａ，２０ｂおよび２２ａ，２２ｂを縦方向に重な
るように配置する。このようにして、フィードスルー電
極２１，２２となる高アスペクト比の電極（２０ａ，２
０ｂ，２２ａ，２２ｂ）が配置される。
【００２８】図１（ｄ）ではスタッドバンプを２個重ね
て配置する場合を示したがその個数は任意である。つま
り、フィードスルー電極２１，２３（重ねたスタッドバ
ンプ２０ａ，２０ｂおよび２２ａ，２２ｂ）の高さｈ
は、バンプ電極１３，１４を含むベアチップ１２の厚さ
ｔ１に５０μｍ程度を加えた値とする。具体的には、ベ
アチップ１２のバンプ電極１３，１４の厚みを３０μ
ｍ、チップ１２の厚みを１００μｍとした場合には、フ
ィードスルー電極２１，２３の高さｈは１８０μｍとな
る。また、小型化のためには、このフィードスルー電極
２１，２３は、ベアチップ１２に可能な限り近づけて設
置することが望ましい。
て配置する場合を示したがその個数は任意である。つま
り、フィードスルー電極２１，２３（重ねたスタッドバ
ンプ２０ａ，２０ｂおよび２２ａ，２２ｂ）の高さｈ
は、バンプ電極１３，１４を含むベアチップ１２の厚さ
ｔ１に５０μｍ程度を加えた値とする。具体的には、ベ
アチップ１２のバンプ電極１３，１４の厚みを３０μ
ｍ、チップ１２の厚みを１００μｍとした場合には、フ
ィードスルー電極２１，２３の高さｈは１８０μｍとな
る。また、小型化のためには、このフィードスルー電極
２１，２３は、ベアチップ１２に可能な限り近づけて設
置することが望ましい。
【００２９】なお、バンプ電極１３，１４を含むベアチ
ップ１２の厚みｔ１が、例えば５０μｍ程度以下であれ
ば通常のスタッドバンプ（１個のスタッドバンプ）をフ
ィードスルー電極として用いる。
ップ１２の厚みｔ１が、例えば５０μｍ程度以下であれ
ば通常のスタッドバンプ（１個のスタッドバンプ）をフ
ィードスルー電極として用いる。
【００３０】このようにして、配線基板１に対し、配線
２，３に電気的に接続された状態でベアチップ１２を実
装するとともに、配線２，３の上にフィードスルー電極
２１，２３を配置する。なお、ＦＣ実装とフィードスル
ー電極の形成工程は順序を逆にしてもよい。つまり、フ
ィードスルー電極２１，２３を形成した後に、ベアチッ
プ１２を実装してもよい。
２，３に電気的に接続された状態でベアチップ１２を実
装するとともに、配線２，３の上にフィードスルー電極
２１，２３を配置する。なお、ＦＣ実装とフィードスル
ー電極の形成工程は順序を逆にしてもよい。つまり、フ
ィードスルー電極２１，２３を形成した後に、ベアチッ
プ１２を実装してもよい。
【００３１】引き続き、図２（ａ）に示すように、配線
基板１の上面、つまり、ＦＣ実装とフィードスルー電極
２１，２３の形成を行った面に、エポキシ樹脂系のプレ
ポリマー（硬化前の流動性の高い状態の樹脂）３１を塗
布する。そして、図２（ｂ）に示すように、このプレポ
リマー３１を平坦化し、図２（ｃ）に示すように、硬化
させることで、図３（ａ）に示すように、層間絶縁層８
を形成する。本実施形態においては、エポキシ樹脂系の
プレポリマー３１を、流動性を有する樹脂（流動性樹
脂）であって、かつ、硬化により体積収縮する材料とし
て用いている。
基板１の上面、つまり、ＦＣ実装とフィードスルー電極
２１，２３の形成を行った面に、エポキシ樹脂系のプレ
ポリマー（硬化前の流動性の高い状態の樹脂）３１を塗
布する。そして、図２（ｂ）に示すように、このプレポ
リマー３１を平坦化し、図２（ｃ）に示すように、硬化
させることで、図３（ａ）に示すように、層間絶縁層８
を形成する。本実施形態においては、エポキシ樹脂系の
プレポリマー３１を、流動性を有する樹脂（流動性樹
脂）であって、かつ、硬化により体積収縮する材料とし
て用いている。
【００３２】このプレポリマー３１の平坦化工程と硬化
工程を詳しく説明すると、図２（ｂ）に示すように、型
材として、表面が平坦なガラス基板３２を用意する。こ
のガラス基板３２の表面には、シリコーン系もしくはテ
フロン系の離型層３３が形成されている。そして、プレ
ポリマー３１を塗布した基板１の上面に対し押圧用ガラ
ス基板３２の離型層３３を対向させて設置し、ガラス基
板３２を下方に移動させてプレポリマー３１を押圧す
る。押圧は、ガラス基板３２の離型層３３がフィードス
ルー電極２１，２３の上部に接し、さらにフィードスル
ー電極２１，２３の上部が直径数十〜１００μｍ程度
（図中のＷ値）に潰れ変形するまで行う。このプレポリ
マー３１とフィードスルー電極２１，２３の押圧の際
に、フィードスルー電極２１，２３が座屈することを避
けるため垂直方向にのみ力が加わるようにすることが望
ましい。
工程を詳しく説明すると、図２（ｂ）に示すように、型
材として、表面が平坦なガラス基板３２を用意する。こ
のガラス基板３２の表面には、シリコーン系もしくはテ
フロン系の離型層３３が形成されている。そして、プレ
ポリマー３１を塗布した基板１の上面に対し押圧用ガラ
ス基板３２の離型層３３を対向させて設置し、ガラス基
板３２を下方に移動させてプレポリマー３１を押圧す
る。押圧は、ガラス基板３２の離型層３３がフィードス
ルー電極２１，２３の上部に接し、さらにフィードスル
ー電極２１，２３の上部が直径数十〜１００μｍ程度
（図中のＷ値）に潰れ変形するまで行う。このプレポリ
マー３１とフィードスルー電極２１，２３の押圧の際
に、フィードスルー電極２１，２３が座屈することを避
けるため垂直方向にのみ力が加わるようにすることが望
ましい。
【００３３】これにより、硬化前の流動性を有する樹脂
（プレポリマー）３１でベアチップ１２とフィードスル
ー電極２１，２３が埋め込まれるとともに、その表面が
平坦化される。
（プレポリマー）３１でベアチップ１２とフィードスル
ー電極２１，２３が埋め込まれるとともに、その表面が
平坦化される。
【００３４】その後、図２（ｃ）に示すように、押圧し
たまま加熱することでプレポリマー３１を硬化させ、層
間絶縁層８を形成する。硬化条件は、例えば、１５０℃
〜１８０℃、６０秒程度である。この硬化において、樹
脂の体積収縮によりフィードスルー電極２１，２３の先
端が樹脂層８から突出する。
たまま加熱することでプレポリマー３１を硬化させ、層
間絶縁層８を形成する。硬化条件は、例えば、１５０℃
〜１８０℃、６０秒程度である。この硬化において、樹
脂の体積収縮によりフィードスルー電極２１，２３の先
端が樹脂層８から突出する。
【００３５】さらに、押圧用ガラス基板３２を層間絶縁
層８の表面から剥離する。その結果、図３（ａ）に示す
ようになる。剥離は、ガラス基板３２と層間絶縁層８の
間に離型層３３が介在されているため極わずかな外力を
加えるだけで簡単（容易）に行うことができる。剥離後
の層間絶縁層８の表面は、ガラス基板３２の表面と同程
度の平坦性が得られる。また、フィードスルー電極２
１，２３の上部では、フィードスルー電極２１，２３と
ガラス基板３２に挟まれてエポキシ樹脂はほぼ完全に排
除され、フィードスルー電極２１，２３が露出してい
る。
層８の表面から剥離する。その結果、図３（ａ）に示す
ようになる。剥離は、ガラス基板３２と層間絶縁層８の
間に離型層３３が介在されているため極わずかな外力を
加えるだけで簡単（容易）に行うことができる。剥離後
の層間絶縁層８の表面は、ガラス基板３２の表面と同程
度の平坦性が得られる。また、フィードスルー電極２
１，２３の上部では、フィードスルー電極２１，２３と
ガラス基板３２に挟まれてエポキシ樹脂はほぼ完全に排
除され、フィードスルー電極２１，２３が露出してい
る。
【００３６】このようにして、配線基板１の上に絶縁層
８が、フィードスルー電極２１，２３の上面が露出する
状態で積層される。次に、フィードスルー電極２１，２
３とこの後に形成する図３（ｃ）に示す２層目の配線１
０，１１の電気的接続を確実（完全）に行うために、フ
ィードスルー電極２１，２３の上部に残るわずかなエポ
キシ樹脂を除去する。具体的には、層間絶縁層８の表面
全体を酸素プラズマで灰化処理する。
８が、フィードスルー電極２１，２３の上面が露出する
状態で積層される。次に、フィードスルー電極２１，２
３とこの後に形成する図３（ｃ）に示す２層目の配線１
０，１１の電気的接続を確実（完全）に行うために、フ
ィードスルー電極２１，２３の上部に残るわずかなエポ
キシ樹脂を除去する。具体的には、層間絶縁層８の表面
全体を酸素プラズマで灰化処理する。
【００３７】なお、この樹脂の表面の灰化処理の代わり
に、硬化したエポキシ樹脂の表面を機械研磨して、フィ
ードスルー電極２１，２３の上に残る樹脂を確実に除去
するようにしてもよい。この場合にも、プレポリマー３
１の材料として、前述したように硬化の際の体積収縮が
比較的大きな材料を選ぶことで、フィードスルー電極２
１，２３の先端部分を樹脂部分（層間絶縁層８）の表面
から突出させやすく、その他の部分に比べ僅かに飛び出
しているフィードスルー電極２１，２３の上端部を平坦
な研磨台で研磨すれば、フィードスルー電極２１，２３
の上部に残留したエポキシ樹脂を選択的に除去できる。
に、硬化したエポキシ樹脂の表面を機械研磨して、フィ
ードスルー電極２１，２３の上に残る樹脂を確実に除去
するようにしてもよい。この場合にも、プレポリマー３
１の材料として、前述したように硬化の際の体積収縮が
比較的大きな材料を選ぶことで、フィードスルー電極２
１，２３の先端部分を樹脂部分（層間絶縁層８）の表面
から突出させやすく、その他の部分に比べ僅かに飛び出
しているフィードスルー電極２１，２３の上端部を平坦
な研磨台で研磨すれば、フィードスルー電極２１，２３
の上部に残留したエポキシ樹脂を選択的に除去できる。
【００３８】そして、図３（ｂ）に示すように、絶縁層
８の上に配線材料３４を蒸着にて全面に形成し、図３
（ｃ）に示すように、エッチングプロセスでパターニン
グする。プロセス温度はエポキシの耐熱を考慮して２５
０℃程度を上限とする。これにより、絶縁層８の上面
に、フィードスルー電極２１，２３に電気的に接続され
た２層目の配線１０，１１が形成される。
８の上に配線材料３４を蒸着にて全面に形成し、図３
（ｃ）に示すように、エッチングプロセスでパターニン
グする。プロセス温度はエポキシの耐熱を考慮して２５
０℃程度を上限とする。これにより、絶縁層８の上面
に、フィードスルー電極２１，２３に電気的に接続され
た２層目の配線１０，１１が形成される。
【００３９】その後、図４（ａ）に示すように、１層目
と同様にベアチップ１６をＦＣ実装する。つまり、絶縁
層８の上に、配線１０，１１に電気的に接続された状態
でベアチップ１６を実装する。
と同様にベアチップ１６をＦＣ実装する。つまり、絶縁
層８の上に、配線１０，１１に電気的に接続された状態
でベアチップ１６を実装する。
【００４０】その後、図４（ｂ）に示すように、同様の
方法でフィードスルー電極２５，２７を形成し、図４
（ｃ）に示すように、エポキシ樹脂で埋め込み、絶縁層
８の上に絶縁層９を積層する。この図４（ａ）〜（ｃ）
に示すチップ実装・電極形成・樹脂の埋め工程を繰り返
して回路モジュールを完成する。図４（ｃ）の状態で
は、積層された絶縁層８，９において、配線２，３，１
０，１１に電気的に接続されたベアチップ１２，１６が
内蔵されるとともに、絶縁層８において内蔵されたフィ
ードスルー電極２１，２３を通してベアチップ１２と１
６とが電気的に接続されている。
方法でフィードスルー電極２５，２７を形成し、図４
（ｃ）に示すように、エポキシ樹脂で埋め込み、絶縁層
８の上に絶縁層９を積層する。この図４（ａ）〜（ｃ）
に示すチップ実装・電極形成・樹脂の埋め工程を繰り返
して回路モジュールを完成する。図４（ｃ）の状態で
は、積層された絶縁層８，９において、配線２，３，１
０，１１に電気的に接続されたベアチップ１２，１６が
内蔵されるとともに、絶縁層８において内蔵されたフィ
ードスルー電極２１，２３を通してベアチップ１２と１
６とが電気的に接続されている。
【００４１】ここで、流動性樹脂（プレポリマー３１）
としてエポキシ系樹脂を用いたので、ポリイミド系樹脂
を用いた場合に比べ、揮発成分が少なく、巣（空洞）が
発生しにくい。また、表面実装部品としてベアチップ１
２，１６を用いているので、表面実装部品を薄くでき、
絶縁層８，９も薄くできる。よって、フィードスルー電
極２１，２３，２５，２７を低くでき、アスペクト比を
小さくできる。その結果、電極２１，２３，２５，２７
を小さくでき、ピッチを狭くできる。
としてエポキシ系樹脂を用いたので、ポリイミド系樹脂
を用いた場合に比べ、揮発成分が少なく、巣（空洞）が
発生しにくい。また、表面実装部品としてベアチップ１
２，１６を用いているので、表面実装部品を薄くでき、
絶縁層８，９も薄くできる。よって、フィードスルー電
極２１，２３，２５，２７を低くでき、アスペクト比を
小さくできる。その結果、電極２１，２３，２５，２７
を小さくでき、ピッチを狭くできる。
【００４２】また、上記の作製方法で積層構造を形成す
ることで、インターポーザ基板を用いずにチップ間の配
線を自由にレイアウトすることができる。また、本方法
で形成した場合、一層あたりの層厚をベアチップの厚さ
に数十μｍ程度を加えた厚さにできるためインターポー
ザ基板を用いた場合よりはるかに厚み方向のサイズを縮
小できる。また、チップの実装は従来から用いられてい
るＦＣ実装を用いるためチップ自体に特殊な構造を設け
る必要がなく通常のベアチップがそのまま使用できる。
ることで、インターポーザ基板を用いずにチップ間の配
線を自由にレイアウトすることができる。また、本方法
で形成した場合、一層あたりの層厚をベアチップの厚さ
に数十μｍ程度を加えた厚さにできるためインターポー
ザ基板を用いた場合よりはるかに厚み方向のサイズを縮
小できる。また、チップの実装は従来から用いられてい
るＦＣ実装を用いるためチップ自体に特殊な構造を設け
る必要がなく通常のベアチップがそのまま使用できる。
【００４３】さらに、本製造方法では、図３（ａ）に示
すごとく、絶縁層８が形成されると同時にフィードスル
ー電極２１，２３が絶縁層８の表面に取り出せるため製
造工程も簡素化できる。
すごとく、絶縁層８が形成されると同時にフィードスル
ー電極２１，２３が絶縁層８の表面に取り出せるため製
造工程も簡素化できる。
【００４４】このように、本実施の形態は下記の特徴を
有する。 （イ）配線やベアチップをビルドアップ構造で配置する
ことで、電極配置や部品サイズなどの制約を受けること
なく配置の自由度を高くできるとともに、小型化を図る
ことができる。つまり、図１３の構造においては、チッ
プ端面に電極を取り出す構造をチップ上に作り込む必要
があり、既存のＩＣチップには適用が難しく、また、積
層するチップは同一サイズである必要があり異なるサイ
ズのチップ積層には適さず、さらに、インターポーザ基
板を用いた積層ではインターポーザ基板の分サイズが大
きくなってしまっていた。これに対し、本実施形態にお
いては、ベアチップに接続のための特別な構造を設ける
ことなく（チップ端面に電極を取り出す構造をチップ上
に作り込む必要はなく）、既存のＩＣチップに容易に適
用でき、また、積層するチップ１２，１６も同一サイズ
である必要がなく異なるサイズのチップを積層配置で
き、さらに、インターポーザ基板なしで小型化を図るこ
とができる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。図５〜図７
には、本実施形態における積層型回路モジュールの製造
工程図を示す。
有する。 （イ）配線やベアチップをビルドアップ構造で配置する
ことで、電極配置や部品サイズなどの制約を受けること
なく配置の自由度を高くできるとともに、小型化を図る
ことができる。つまり、図１３の構造においては、チッ
プ端面に電極を取り出す構造をチップ上に作り込む必要
があり、既存のＩＣチップには適用が難しく、また、積
層するチップは同一サイズである必要があり異なるサイ
ズのチップ積層には適さず、さらに、インターポーザ基
板を用いた積層ではインターポーザ基板の分サイズが大
きくなってしまっていた。これに対し、本実施形態にお
いては、ベアチップに接続のための特別な構造を設ける
ことなく（チップ端面に電極を取り出す構造をチップ上
に作り込む必要はなく）、既存のＩＣチップに容易に適
用でき、また、積層するチップ１２，１６も同一サイズ
である必要がなく異なるサイズのチップを積層配置で
き、さらに、インターポーザ基板なしで小型化を図るこ
とができる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。図５〜図７
には、本実施形態における積層型回路モジュールの製造
工程図を示す。
【００４５】第１の実施形態では、フィードスルー電極
にスタッドバンプ２０ａ，２０ｂ、２２ａ，２２ｂ、２
４ａ，２４ｂ、２６ａ，２６ｂを用いるとともに、配線
形成のために蒸着とエッチングを用いた。これに対し、
本実施形態では、ＪＰＳ（Jet Printing System ）を用
いている。ＪＰＳは、超微粒子を数十μｍ〜１００μｍ
程度の微細なノズルから高速で基板の所定の位置に吹き
付けて描画する方法である。このように、本実施形態で
は、フィードスルー電極として、図７（ｃ）に示すよう
に、ＪＰＳ電極４０，４１，４２，４３を用いている。
フィードスルー電極４０〜４３の形状は、上部の方が底
部よりも細くなっており、座屈しにくい構造になってい
る。また、ＪＰＳを用いてフィードスルー電極４０〜４
３の他にもバンプ４４，４５，４６，４７および配線４
８，４９，５０，５１が一括して形成される。
にスタッドバンプ２０ａ，２０ｂ、２２ａ，２２ｂ、２
４ａ，２４ｂ、２６ａ，２６ｂを用いるとともに、配線
形成のために蒸着とエッチングを用いた。これに対し、
本実施形態では、ＪＰＳ（Jet Printing System ）を用
いている。ＪＰＳは、超微粒子を数十μｍ〜１００μｍ
程度の微細なノズルから高速で基板の所定の位置に吹き
付けて描画する方法である。このように、本実施形態で
は、フィードスルー電極として、図７（ｃ）に示すよう
に、ＪＰＳ電極４０，４１，４２，４３を用いている。
フィードスルー電極４０〜４３の形状は、上部の方が底
部よりも細くなっており、座屈しにくい構造になってい
る。また、ＪＰＳを用いてフィードスルー電極４０〜４
３の他にもバンプ４４，４５，４６，４７および配線４
８，４９，５０，５１が一括して形成される。
【００４６】ＪＰＳによるフィードスルー電極、配線、
バンプの一括形成は図５の要領で行われる。まず、図５
（ａ）に示すように、配線２，３および電極端子６，７
を有する配線基板１を用意する。そして、図５（ｂ）に
示すように、配線基板１をＪＰＳ装置内のＸＹステージ
５５に固定し、１００〜２５０℃に加熱する。これは、
形成した電極の密着性を向上させるためである。ＪＰＳ
装置の超微粒子生成室（図示略）で形成したＡｕ超微粒
子５６は、ＸＹステージ５５の直上、配線基板１から５
００μｍ程度離れた直径１００μｍのノズル５７から配
線基板１に高速で噴射される。配線基板１に高速で衝突
した超微粒子５６は配線基板１に堆積し、Ａｕ薄膜を形
成する。
バンプの一括形成は図５の要領で行われる。まず、図５
（ａ）に示すように、配線２，３および電極端子６，７
を有する配線基板１を用意する。そして、図５（ｂ）に
示すように、配線基板１をＪＰＳ装置内のＸＹステージ
５５に固定し、１００〜２５０℃に加熱する。これは、
形成した電極の密着性を向上させるためである。ＪＰＳ
装置の超微粒子生成室（図示略）で形成したＡｕ超微粒
子５６は、ＸＹステージ５５の直上、配線基板１から５
００μｍ程度離れた直径１００μｍのノズル５７から配
線基板１に高速で噴射される。配線基板１に高速で衝突
した超微粒子５６は配線基板１に堆積し、Ａｕ薄膜を形
成する。
【００４７】このとき、超微粒子５６の噴射と同時にＸ
Ｙステージ５５を移動することで、任意の配線パターン
を形成することができる。また、配線４８，４９上の任
意の位置にフィードスルー電極４０，４１やバンプ４
４，４５を形成する。この形成は超微粒子５６を噴射し
たままＸＹステージ５５を停止することで行う。つま
り、超微粒子５６を配線基板１に対して垂直に立つよう
に成膜することによりフィードスルー電極４０，４１や
バンプ４４，４５を形成することができる。これらの電
極部の高さは、ＸＹステージ５５の停止時間で調整す
る。
Ｙステージ５５を移動することで、任意の配線パターン
を形成することができる。また、配線４８，４９上の任
意の位置にフィードスルー電極４０，４１やバンプ４
４，４５を形成する。この形成は超微粒子５６を噴射し
たままＸＹステージ５５を停止することで行う。つま
り、超微粒子５６を配線基板１に対して垂直に立つよう
に成膜することによりフィードスルー電極４０，４１や
バンプ４４，４５を形成することができる。これらの電
極部の高さは、ＸＹステージ５５の停止時間で調整す
る。
【００４８】このような形成方法で、図５（ｃ）に示す
ように、高さ４００μｍ程度のフィードスルー電極４
０，４１を２００μｍ以下の狭ピッチで形成可能であ
る。この後は、第１の実施形態と同様にＦＣ実装とエポ
キシ樹脂による埋め込みを行い回路モジュールを完成す
る。つまり、図６（ａ）に示すように、ベアチップ１２
を搭載し、図６（ｂ）に示すように、プレポリマー３１
を配置して基板３２で押さえ、さらに、硬化処理する。
そして、図６（ｃ）に示すように、型材である基板３２
を取り外し、図７（ａ）に示すように、ＪＰＳによりフ
ィードスルー電極４２，４３、配線５０，５１およびバ
ンプ４６，４７を形成する。その後、図７（ｂ）に示す
ように、ベアチップ１６を搭載し、図７（ｃ）に示すよ
うに、層間絶縁層９を配置して基板で押さえ、さらに、
硬化処理する。以後は同じようにする。
ように、高さ４００μｍ程度のフィードスルー電極４
０，４１を２００μｍ以下の狭ピッチで形成可能であ
る。この後は、第１の実施形態と同様にＦＣ実装とエポ
キシ樹脂による埋め込みを行い回路モジュールを完成す
る。つまり、図６（ａ）に示すように、ベアチップ１２
を搭載し、図６（ｂ）に示すように、プレポリマー３１
を配置して基板３２で押さえ、さらに、硬化処理する。
そして、図６（ｃ）に示すように、型材である基板３２
を取り外し、図７（ａ）に示すように、ＪＰＳによりフ
ィードスルー電極４２，４３、配線５０，５１およびバ
ンプ４６，４７を形成する。その後、図７（ｂ）に示す
ように、ベアチップ１６を搭載し、図７（ｃ）に示すよ
うに、層間絶縁層９を配置して基板で押さえ、さらに、
硬化処理する。以後は同じようにする。
【００４９】以上、第１の実施形態ではフィードスルー
電極としてスタッドバンプ２０ａ，２０ｂ、２２ａ，２
２ｂ、２４ａ，２４ｂ、２６ａ，２６ｂを縦積みした
が、この場合フィードスルー電極の高さｈを任意に設定
することが難しかった。これに対し、本実施形態ではＪ
ＰＳの使用により簡単に任意の高さのフィードスルー電
極４０〜４３が得られ作製条件の自由度が上がる。
電極としてスタッドバンプ２０ａ，２０ｂ、２２ａ，２
２ｂ、２４ａ，２４ｂ、２６ａ，２６ｂを縦積みした
が、この場合フィードスルー電極の高さｈを任意に設定
することが難しかった。これに対し、本実施形態ではＪ
ＰＳの使用により簡単に任意の高さのフィードスルー電
極４０〜４３が得られ作製条件の自由度が上がる。
【００５０】また、ＪＰＳを用いることで第１の実施形
態では必要であった配線（パターン）１０，１１を形成
する際のマスクプロセスが省略可能となる。また、ベア
チップ１２，１６のＦＣ実装で必要なバンプも基板１側
に配線形成と一括で形成できるためのチップ側の作製プ
ロセスからバンプ形成工程を省略できる。
態では必要であった配線（パターン）１０，１１を形成
する際のマスクプロセスが省略可能となる。また、ベア
チップ１２，１６のＦＣ実装で必要なバンプも基板１側
に配線形成と一括で形成できるためのチップ側の作製プ
ロセスからバンプ形成工程を省略できる。
【００５１】さらに、配線やフィードスルー電極を直描
することでホト工程やエッチング工程を廃止することが
可能となり、作製プロセスの大幅な簡素化と試作工数の
低減を図ることも可能である。
することでホト工程やエッチング工程を廃止することが
可能となり、作製プロセスの大幅な簡素化と試作工数の
低減を図ることも可能である。
【００５２】本例の応用例として、フィードスルー電極
の配置をＪＰＳの代わりに、印刷法により行ってもよ
い。 （第３の実施の形態）次に、第３の実施の形態を、第２
の実施の形態との相違点を中心に説明する。図８には、
本実施形態における積層型回路モジュールの製造工程図
を示す。
の配置をＪＰＳの代わりに、印刷法により行ってもよ
い。 （第３の実施の形態）次に、第３の実施の形態を、第２
の実施の形態との相違点を中心に説明する。図８には、
本実施形態における積層型回路モジュールの製造工程図
を示す。
【００５３】本実施形態では、プレポリマー押圧の際に
用いる押圧用基板６０の表面を粗面化している。これ
は、エポキシ層の上に形成する２層目以降の配線材料の
密着性の向上を目的とし行うものである。
用いる押圧用基板６０の表面を粗面化している。これ
は、エポキシ層の上に形成する２層目以降の配線材料の
密着性の向上を目的とし行うものである。
【００５４】図８（ａ）に示すように、型材としての押
圧用基板６０の表面を粗面化して微細な凹凸６０ａを形
成する。その後、離型層６１を形成する。この基板でプ
レポリマー３１を押圧し、さらに、プレポリマー３１を
硬化させる。そして、図８（ｂ）に示すように、押圧用
基板６０を剥離する。すると、フィードスルー電極４
０，４１および層間絶縁層８の表面には押圧用基板６０
に形成した凹凸６０ａと同様の凹凸が転写（形成）され
る。
圧用基板６０の表面を粗面化して微細な凹凸６０ａを形
成する。その後、離型層６１を形成する。この基板でプ
レポリマー３１を押圧し、さらに、プレポリマー３１を
硬化させる。そして、図８（ｂ）に示すように、押圧用
基板６０を剥離する。すると、フィードスルー電極４
０，４１および層間絶縁層８の表面には押圧用基板６０
に形成した凹凸６０ａと同様の凹凸が転写（形成）され
る。
【００５５】なお、密着性向上を目的とした表面の粗面
化は、第１の実施形態で行っている酸素プラズマによる
エポキシ層表面の灰化処理や機械研磨でも代用できる
が、本実施形態に示す方法を用いることでより簡単に再
現性よく表面の粗面化が達成できる。
化は、第１の実施形態で行っている酸素プラズマによる
エポキシ層表面の灰化処理や機械研磨でも代用できる
が、本実施形態に示す方法を用いることでより簡単に再
現性よく表面の粗面化が達成できる。
【００５６】押圧用基板６０の表面の粗面化の方法は、
この他にも、例えば押圧用基板６０がガラス基板の場
合、ＣＦ４ を使ったドライエッチングやガラス基板
上にポリシリコン膜を形成し熱処理でポリシリコンを粒
成長させて凹凸を形成してもよい。また、サンドブラス
トのような方法で機械的に凹凸を形成する方法もある。 （第４の実施の形態）次に、第４の実施の形態を、第２
の実施の形態との相違点を中心に説明する。図９〜図１
１には、本実施形態における積層型回路モジュールの製
造工程図を示す。
この他にも、例えば押圧用基板６０がガラス基板の場
合、ＣＦ４ を使ったドライエッチングやガラス基板
上にポリシリコン膜を形成し熱処理でポリシリコンを粒
成長させて凹凸を形成してもよい。また、サンドブラス
トのような方法で機械的に凹凸を形成する方法もある。 （第４の実施の形態）次に、第４の実施の形態を、第２
の実施の形態との相違点を中心に説明する。図９〜図１
１には、本実施形態における積層型回路モジュールの製
造工程図を示す。
【００５７】実際に回路を構成する際には、ベアチップ
の他にバイパスコンデンサや平滑化コンデンサの目的で
キャパシタ等のデスクリート部品（機能部品）を実装す
る必要が生じる場合が多い。ベアチップが裏面を研磨す
ることで数十μｍ程度までの任意の厚さに薄くできるの
に対してデスクリート部品はｍｍオーダの特定の厚みを
持つ。ベアチップとチップコンデンサのような厚さの異
なる部品を同一面上に配置するために絶縁層の厚みをデ
スクリート部品の厚みに合わせたのでは小型化の障害に
なる。また、フィードスルー電極もデスクリート部品よ
りも高いものが必要になり、その形成が著しく難しくな
る。
の他にバイパスコンデンサや平滑化コンデンサの目的で
キャパシタ等のデスクリート部品（機能部品）を実装す
る必要が生じる場合が多い。ベアチップが裏面を研磨す
ることで数十μｍ程度までの任意の厚さに薄くできるの
に対してデスクリート部品はｍｍオーダの特定の厚みを
持つ。ベアチップとチップコンデンサのような厚さの異
なる部品を同一面上に配置するために絶縁層の厚みをデ
スクリート部品の厚みに合わせたのでは小型化の障害に
なる。また、フィードスルー電極もデスクリート部品よ
りも高いものが必要になり、その形成が著しく難しくな
る。
【００５８】そこで、異なる高さの部品を混載する場合
には、以下のようにする。まず、図９（ａ）に示すよう
に、配線２，３，７０が形成された基板１に対し、図９
（ｂ）に示すようにフィードスルー電極４０，４１、バ
ンプ４４，４５および配線４８，４９を形成し、図９
（ｃ）に示すように、ベアチップ１２を搭載する。その
後、図１０（ａ）に示すように、押圧用基板７１の所定
の位置（デスクリート部品搭載位置）に押圧後のエポキ
シ層の厚さ相当の凸部７２を設けておく。このようにす
ることで、図１１（ａ）に示すように、層間絶縁層８に
デスクリート部品を埋め込むための凹部７３が簡単に形
成できる。引き続き、図１１（ｂ）に示すように、この
凹部７３に配線形成を行いデスクリート部品７４を異方
導伝ペースト（ＡＣＰ）による樹脂７５で実装する。
には、以下のようにする。まず、図９（ａ）に示すよう
に、配線２，３，７０が形成された基板１に対し、図９
（ｂ）に示すようにフィードスルー電極４０，４１、バ
ンプ４４，４５および配線４８，４９を形成し、図９
（ｃ）に示すように、ベアチップ１２を搭載する。その
後、図１０（ａ）に示すように、押圧用基板７１の所定
の位置（デスクリート部品搭載位置）に押圧後のエポキ
シ層の厚さ相当の凸部７２を設けておく。このようにす
ることで、図１１（ａ）に示すように、層間絶縁層８に
デスクリート部品を埋め込むための凹部７３が簡単に形
成できる。引き続き、図１１（ｂ）に示すように、この
凹部７３に配線形成を行いデスクリート部品７４を異方
導伝ペースト（ＡＣＰ）による樹脂７５で実装する。
【００５９】そして、図１１（ｃ），（ｄ）に示すよう
に、配線５０，５１、バンプ４６，４７、フィードスル
ー電極４２，４３を形成するとともに、２層目のベアチ
ップ１６を搭載し、さらに、層間絶縁層９でディスクリ
ート部品７４を完全に埋め込む。このようにして、厚み
の異なる部品１２（１６）と７４を効率的に積層するこ
とができる。
に、配線５０，５１、バンプ４６，４７、フィードスル
ー電極４２，４３を形成するとともに、２層目のベアチ
ップ１６を搭載し、さらに、層間絶縁層９でディスクリ
ート部品７４を完全に埋め込む。このようにして、厚み
の異なる部品１２（１６）と７４を効率的に積層するこ
とができる。
【００６０】このように本実施形態においては、図１０
に示すごとく、型材７１として、その表面に、部品配置
空間形成用の凸部７２が形成されているものを用いたの
で、型材の凸部７２により絶縁層８には凹部７３が形成
され、この空間７３に電子部品７４を配置することがで
きる。 （第５の実施の形態）次に、第５の実施の形態を、第４
の実施の形態との相違点を中心に説明する。図１２に
は、本実施形態における積層型回路モジュールの製造工
程図を示す。本実施形態では、図１０の凸部７２をチッ
プ配置領域の周辺部に数箇所配置して層間絶縁層３１の
膜厚を面内で均一に保つためのスペーサーとしている。
つまり、これまで説明してきた実施形態では、層間絶縁
層８，９の膜厚は、フィードスルー電極２１，２３，２
５，２７，４０〜４３をスペーサーのように用いて決定
されていた。しかし、フィードスルー電極の密度が少な
かったり分布が極端に不均一な場合には、フィードスル
ー電極で層間絶縁層８，９の膜厚を均一に保つことが困
難になる。その場合、図１２に示す本実施形態のよう
に、例えばチップ配置領域の周辺部分に多数の凸部８０
を均一に配置する。これにより、層間絶縁層の膜厚の均
一性を簡単に確保できる。
に示すごとく、型材７１として、その表面に、部品配置
空間形成用の凸部７２が形成されているものを用いたの
で、型材の凸部７２により絶縁層８には凹部７３が形成
され、この空間７３に電子部品７４を配置することがで
きる。 （第５の実施の形態）次に、第５の実施の形態を、第４
の実施の形態との相違点を中心に説明する。図１２に
は、本実施形態における積層型回路モジュールの製造工
程図を示す。本実施形態では、図１０の凸部７２をチッ
プ配置領域の周辺部に数箇所配置して層間絶縁層３１の
膜厚を面内で均一に保つためのスペーサーとしている。
つまり、これまで説明してきた実施形態では、層間絶縁
層８，９の膜厚は、フィードスルー電極２１，２３，２
５，２７，４０〜４３をスペーサーのように用いて決定
されていた。しかし、フィードスルー電極の密度が少な
かったり分布が極端に不均一な場合には、フィードスル
ー電極で層間絶縁層８，９の膜厚を均一に保つことが困
難になる。その場合、図１２に示す本実施形態のよう
に、例えばチップ配置領域の周辺部分に多数の凸部８０
を均一に配置する。これにより、層間絶縁層の膜厚の均
一性を簡単に確保できる。
【００６１】このように本実施形態においては、型材７
１の表面に、絶縁層の厚さを調整するための凸部８０を
形成したので、型材の凸部８０により絶縁層の厚さを容
易に調整することができる。
１の表面に、絶縁層の厚さを調整するための凸部８０を
形成したので、型材の凸部８０により絶縁層の厚さを容
易に調整することができる。
【００６２】これまで説明してきたものの他にも下記の
ように実施してもよい。第１〜第５の実施形態では、熱
硬化性のエポキシ系樹脂を層間絶縁材料としたが光硬化
性樹脂やエポキシ以外の樹脂材料も広く使用可能であ
る。
ように実施してもよい。第１〜第５の実施形態では、熱
硬化性のエポキシ系樹脂を層間絶縁材料としたが光硬化
性樹脂やエポキシ以外の樹脂材料も広く使用可能であ
る。
【００６３】また、これまでの実施形態では、ＦＣ実装
はフェースダウンで行っているが、フェースアップでも
適用可能である。さらに、これまでの実施形態では回路
モジュール一個分の図で説明しているが、大きな基板を
用い複数の回路モジュールを一括して積層形成し、積層
後に、各回路モジュールに切り離すことで更に効率的な
生産が可能になる。
はフェースダウンで行っているが、フェースアップでも
適用可能である。さらに、これまでの実施形態では回路
モジュール一個分の図で説明しているが、大きな基板を
用い複数の回路モジュールを一括して積層形成し、積層
後に、各回路モジュールに切り離すことで更に効率的な
生産が可能になる。
【図１】第１の実施の形態における積層型回路モジュー
ルの製造工程を説明するための図。
ルの製造工程を説明するための図。
【図２】同じく積層型回路モジュールの製造工程を説明
するための図。
するための図。
【図３】同じく積層型回路モジュールの製造工程を説明
するための図。
するための図。
【図４】同じく積層型回路モジュールの製造工程を説明
するための図。
するための図。
【図５】第２の実施の形態における積層型回路モジュー
ルの製造工程を説明するための図。
ルの製造工程を説明するための図。
【図６】同じく積層型回路モジュールの製造工程を説明
するための図。
するための図。
【図７】同じく積層型回路モジュールの製造工程を説明
するための図。
するための図。
【図８】第３の実施の形態における積層型回路モジュー
ルの製造工程を説明するための図。
ルの製造工程を説明するための図。
【図９】第４の実施の形態における積層型回路モジュー
ルの製造工程を説明するための図。
ルの製造工程を説明するための図。
【図１０】同じく積層型回路モジュールの製造工程を説
明するための図。
明するための図。
【図１１】同じく積層型回路モジュールの製造工程を説
明するための図。
明するための図。
【図１２】第５の実施の形態における積層型回路モジュ
ールの製造工程を説明するための図。
ールの製造工程を説明するための図。
【図１３】従来の積層型回路モジュールを示す図。
１…配線基板、２，３…配線、８…絶縁層、９…絶縁
層、１０，１１…配線、１２…ベアチップ、１６…ベア
チップ、２０ａ，２０ｂ…スタッドバンプ、２１…フィ
ードスルー電極、２２ａ，２２ｂ…スタッドバンプ、２
３…フィードスルー電極、３１…プリポリマー、３２…
ガラス基板、３３…離型層、４０…フィードスルー電
極、４１…フィードスルー電極、６０…押圧用基板、６
０ａ…凹凸、７２…凸部。
層、１０，１１…配線、１２…ベアチップ、１６…ベア
チップ、２０ａ，２０ｂ…スタッドバンプ、２１…フィ
ードスルー電極、２２ａ，２２ｂ…スタッドバンプ、２
３…フィードスルー電極、３１…プリポリマー、３２…
ガラス基板、３３…離型層、４０…フィードスルー電
極、４１…フィードスルー電極、６０…押圧用基板、６
０ａ…凹凸、７２…凸部。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−294423（ＪＰ，Ａ)
特開 平８−125112（ＪＰ，Ａ)
特開 昭54−21170（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 25/00 - 25/18
Claims (11)
- 【請求項１】 上面に第１の配線を形成したベース材に
対し、第１の配線に電気的に接続された状態で第１の表
面実装部品を実装するとともに、第１の配線の上にフィ
ードスルー電極を配置する工程と、 前記ベース材の上に第１の絶縁層を、前記フィードスル
ー電極の上面が露出する状態で積層する工程と、 前記第１の絶縁層の上面に、前記フィードスルー電極に
電気的に接続された第２の配線を形成する工程と、 前記第１の絶縁層の上に、前記第２の配線に電気的に接
続された状態で第２の表面実装部品を実装する工程と、 前記第１の絶縁層の上に第２の絶縁層を積層する工程
と、を備えたことを特徴とする積層型回路モジュールの
製造方法。 - 【請求項２】 前記絶縁層の積層工程は、 流動性を有する樹脂を配置する工程と、 型材を用いて前記流動性樹脂を、前記フィードスルー電
極の上部と前記型材が接するまで押圧する工程と、 前記流動性樹脂を硬化させる工程と、 前記型材を剥離する工程とを有することを特徴とする請
求項１に記載の積層型回路モジュールの製造方法。 - 【請求項３】 前記型材の表面に離型層を形成したこと
を特徴とする請求項２に記載の積層型回路モジュールの
製造方法。 - 【請求項４】 前記流動性樹脂として、硬化により体積
収縮するものを用いたことを特徴とする請求項２に記載
の積層型回路モジュールの製造方法。 - 【請求項５】 前記型材を剥離した後に、樹脂の表面の
灰化処理または樹脂の表面の機械研磨を行うようにした
ことを特徴とする請求項２に記載の積層型回路モジュー
ルの製造方法。 - 【請求項６】 前記型材の表面に、微細な凹凸を形成し
たことを特徴とする請求項２に記載の積層型回路モジュ
ールの製造方法。 - 【請求項７】 前記フィードスルー電極の配置は、ＪＰ
Ｓまたは印刷法により行うようにしたことを特徴とする
請求項１に記載の積層型回路モジュールの製造方法。 - 【請求項８】 前記型材の表面に、部品配置空間形成用
の凸部を形成したことを特徴とする請求項１に記載の積
層型回路モジュールの製造方法。 - 【請求項９】 前記型材の表面に、絶縁層の厚さを調整
するための凸部を形成したことを特徴とする請求項１に
記載の積層型回路モジュールの製造方法。 - 【請求項１０】 前記流動性樹脂としてエポキシ系樹脂
を用いたことを特徴とする請求項２に記載の積層型回路
モジュールの製造方法。 - 【請求項１１】 前記表面実装部品としてベアチップを
用いたことを特徴とする請求項１に記載の積層型回路モ
ジュールの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36091798A JP3500995B2 (ja) | 1998-12-18 | 1998-12-18 | 積層型回路モジュールの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36091798A JP3500995B2 (ja) | 1998-12-18 | 1998-12-18 | 積層型回路モジュールの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000183283A JP2000183283A (ja) | 2000-06-30 |
| JP3500995B2 true JP3500995B2 (ja) | 2004-02-23 |
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ID=18471449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36091798A Expired - Fee Related JP3500995B2 (ja) | 1998-12-18 | 1998-12-18 | 積層型回路モジュールの製造方法 |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168269A (ja) * | 1999-12-08 | 2001-06-22 | Denso Corp | 半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法 |
| US11562936B2 (en) | 2020-08-31 | 2023-01-24 | Amkor Technology Singapore Holding Pte. Ltd. | Electrionic devices with interposer and redistribution layer |
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| JP2002261190A (ja) * | 2001-02-28 | 2002-09-13 | Sony Corp | 半導体装置、その製造方法及び電子機器 |
| JP2002299595A (ja) * | 2001-04-03 | 2002-10-11 | Matsushita Electric Ind Co Ltd | 固体撮像装置およびその製造方法 |
| JP4023159B2 (ja) * | 2001-07-31 | 2007-12-19 | ソニー株式会社 | 半導体装置の製造方法及び積層半導体装置の製造方法 |
| JP2003163324A (ja) * | 2001-11-27 | 2003-06-06 | Nec Corp | ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置 |
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| WO2003100850A1 (fr) * | 2002-05-28 | 2003-12-04 | Hitachi Chemical Co., Ltd. | Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production |
| JP2005135995A (ja) * | 2003-10-28 | 2005-05-26 | Matsushita Electric Works Ltd | 回路部品内蔵モジュール、回路部品内蔵モジュールの製造方法、および多層構造回路部品内蔵モジュール、多層構造回路部品内蔵モジュールの製造方法 |
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| JP2006310421A (ja) * | 2005-04-27 | 2006-11-09 | Cmk Corp | 部品内蔵型プリント配線板とその製造方法 |
| JP2006324568A (ja) | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 多層モジュールとその製造方法 |
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| CN101681903B (zh) * | 2009-03-30 | 2012-02-29 | 香港应用科技研究院有限公司 | 电子封装及其制作方法 |
| US8194411B2 (en) | 2009-03-31 | 2012-06-05 | Hong Kong Applied Science and Technology Research Institute Co. Ltd | Electronic package with stacked modules with channels passing through metal layers of the modules |
| JP5214554B2 (ja) * | 2009-07-30 | 2013-06-19 | ラピスセミコンダクタ株式会社 | 半導体チップ内蔵パッケージ及びその製造方法、並びに、パッケージ・オン・パッケージ型半導体装置及びその製造方法 |
| JP2011071417A (ja) * | 2009-09-28 | 2011-04-07 | Murata Mfg Co Ltd | 配線基板の製造方法 |
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| JP2012134572A (ja) * | 2012-04-12 | 2012-07-12 | Lapis Semiconductor Co Ltd | 半導体装置 |
| KR102026214B1 (ko) * | 2012-12-17 | 2019-09-27 | 엘지이노텍 주식회사 | 인쇄회로 기판 및 그 제조 방법 |
-
1998
- 1998-12-18 JP JP36091798A patent/JP3500995B2/ja not_active Expired - Fee Related
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| US11908761B2 (en) | 2020-08-31 | 2024-02-20 | Amkor Technology Singapore Holding Pte. Ltd. | Electronic devices with a redistribution layer and methods of manufacturing electronic devices with a redistribution layer |
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