JP3739699B2 - 電子部品実装済み部品の製造方法及び製造装置 - Google Patents

電子部品実装済み部品の製造方法及び製造装置 Download PDF

Info

Publication number
JP3739699B2
JP3739699B2 JP2001387617A JP2001387617A JP3739699B2 JP 3739699 B2 JP3739699 B2 JP 3739699B2 JP 2001387617 A JP2001387617 A JP 2001387617A JP 2001387617 A JP2001387617 A JP 2001387617A JP 3739699 B2 JP3739699 B2 JP 3739699B2
Authority
JP
Japan
Prior art keywords
electronic component
base material
electrode
manufacturing
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001387617A
Other languages
English (en)
Other versions
JP2003188198A5 (ja
JP2003188198A (ja
Inventor
大輔 櫻井
法人 塚原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2001387617A priority Critical patent/JP3739699B2/ja
Priority to US10/285,475 priority patent/US7176055B2/en
Priority to CNB02149813XA priority patent/CN1204610C/zh
Publication of JP2003188198A publication Critical patent/JP2003188198A/ja
Publication of JP2003188198A5 publication Critical patent/JP2003188198A5/ja
Application granted granted Critical
Publication of JP3739699B2 publication Critical patent/JP3739699B2/ja
Priority to US11/653,304 priority patent/US20070200217A1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76Apparatus for connecting with build-up interconnects
    • H01L2224/7665Means for transporting the components to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01018Argon [Ar]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811Extrinsic, i.e. with electrical conductive fillers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体素子等の電子部品を基材に実装して電子部品実装済部品を製造する、電子部品実装済部品の製造方法及び製造装置、電子部品実装済部品、及び、上記電子部品実装済部品の製造方法により製造される電子部品実装済部品を複数枚、厚み方向に積層化し、ラミネート処理を行う多層積層電子部品実装済み部品の製造方法に関するものである。より具体的には、本発明は、上記電子部品の例として、1個又は複数の半導体素子、コンデンサ、抵抗等の受動部品を、上記基材の例としての一つのキャリア基板に実装したCSP(チップサイズパッケージ)、MCM(マルチチップモジュール)、複数個のメモリーチップを多段に重ねてなるスタックモジュール、メモリーカード、非接触ICカード等に関する。
【0002】
【従来の技術】
従来の電子部品実装済完成品の製造方法について、図6及び図7を参照しながら以下に説明する。
【0003】
従来、半導体素子、受動部品等の電子部品が実装されたCSP、MCM、メモリーモジュールにおいては、キャリア基板上に半導体素子を導電性接着剤あるいはシートを介して加熱・圧接する方法がとられている。また、電子部品は、キャリア基板上の所定の回路パターンにクリーム半田を印刷したのち装着し、その後、クリーム半田をリフローする方法により、実装されている。
【0004】
具体的には、図6に示すように、半導体素子101は、図示していないその電極パッドに形成された突起状電極102とキャリア基板106上の電極103とが、図示していない異方性導電性接着剤を介して,電気的に接続されて、電子部品実装済み部品が形成されている。なお、半導体101とキャリア基板106との間にはその接合強度を向上させるため、封止材105が注入・硬化されている。
【0005】
また、キャリア基板106及び電子部品109は、キャリア基板106上の所定の電極104及び電子部品109の電極10と、マザー基板111の所定の電極108とがクリーム半田107を介してそれぞれ接続されている。尚、図6の113は、マザー基板111の表面の電極108と裏面の回路パターン112を電気的に接続する導体がその内部に形成されたスルーホールである。該スルーホール113は、電極108が形成されている面のみで製品としての機能を果たすモジュールの場合は、必要では無い。その製造工程は、図7に示すように、まず、ステップ(図内では「S」にて示す)1では、マザー基板111上の所定の電極107上にクリーム半田を印刷して塗布する。クリーム半田107の印刷は、一般的にスクリーン印刷法により実施される。
【0006】
次のステップ2では、マザー基板111上の上記印刷により形成したクリーム半田107上に、半導体素子101が搭載されたキャリア基板106及び電子部品109を位置合わせしてそれぞれ実装する。
【0007】
その次のステップ3では、半導体素子101を搭載したキャリア基板106及び電子部品109が実装されたマザー基板111をリフロー炉に通し、クリーム半田107を溶融し、その後、硬化させる。
【0008】
このようにして、電子部品実装済み部品を有する電子部品実装済み完成品としてのメモリーモジュール114が作製される。
【0009】
【発明が解決しようとする課題】
しかし、上述した従来の電子部品実装済部品を有する電子部品実装済完成品の製造方法、及び該電子部品実装済完成品の製造方法にて製造される電子部品実装済完成品としてのMCM、メモリーモジュール等の構成では、以下の問題があった。
【0010】
マザー基板111上にCSP等の電子部品を搭載するために、モジュールの厚み方向の高さが高くなり、薄型化が要求される最近の製品二ーズに答えられない。また、そのために、曲げの影響を受けやすく、モジュールを軟らかくすることが難しく、曲面などの形状に適用が困難である。また、電子部品109やキャリア基板106を搭載するためにマザー基板111を搭載するための領域が必要で、一つのマザー基板111に搭載できる電子部品点数や回路パターンを形成する領域がマザー基板111の大きさにより決定され、マザー基板111の小型化が要求される最近の製品二ーズにも応えることができない。さらに、半導体素子101やクリーム半田107は直接大気にさらされるため、高温高湿の環境で使用すると酸化が起こり、電気的短絡、オープン不良、接合強度の低下などが起こりやすい。また、リフロー炉中での温度ばらつきがあるために基板サイズを大きくできず、バッチ処理が主流になっているが、生産性が悪い。
【0011】
本発明はこのような問題点を解決する為になされたもので、高品質、高生産性で安価な電子部品実装済部品の製造方法及び製造装置、電子部品実装済部品、及び、多層積層電子部品実装済み部品の製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明は以下のように構成する。
【0013】
本発明の第1態様によれば、電子部品を基材中に埋設する工程と、
上記電子部品の電極を上記基材表面に露出させる工程とを備え、
上記露出工程において、上記電極を上記基材表面に露出させることを特徴とする電子部品実装済み部品の製造方法を提供する。
【0014】
本発明の第2態様によれば、上記電子部品を上記基材中に埋設する工程の前に、上記電子部品としての半導体素子の電極パッドに突起状電極を形成した後、
上記埋設工程において、上記突起状電極を一定の高さに揃えるかあるいは直接、上記半導体素子を基材に埋設し、
上記露出工程において、上記突起状電極を上記基材表面に露出させる第1の態様に記載の電子部品実装済み部品の製造方法を提供する。
【0015】
本発明の第3態様によれば、上記露出工程の後、上記基材表面に露出した上記電極上に、メッキ又はイオンプレーティング又はスパッタリング又は蒸着により、回路パターン、金属薄膜コンデンサ、コイル、又は、抵抗を形成する第1又は2の態様に記載の電子部品実装済み部品の製造方法を提供する。
【0016】
本発明の第4態様によれば、上記露出工程の後、上記基材表面に露出した電極上に半田ペースト又は導電性接着剤を印刷した後、高温炉又は高温ステージで加熱硬化することにより回路パターンを形成する第1又は2記載の電子部品実装済み部品の製造方法を提供する。
【0017】
本発明の第5態様によれば、上記埋設工程において、複数個の電子部品を一括して上記基材に埋設し、
上記露出工程の後、個片に切断する工程をさらに備える第1から4のいずれか1つの態様に記載の電子部品実装済み部品の製造方法を提供する。
【0018】
本発明の第6態様によれば、第1から5のいずれか1つの態様に記載の電子部品実装済み部品の製造方法により電子部品実装済み部品を製造した後、この電子部品実装済み部品の片面あるいは両面に、電子部品実装済み部品あるいは基材を複数枚、厚み方向に積層化し、積層化した表裏両面に保護シートを配置することにより多層積層電子部品実装済み部品を製造する多層積層電子部品実装済み部品の製造方法を提供する。
【0019】
本発明の第7態様によれば、第1から5のいずれか1つの態様に記載の電子部品実装済み部品の製造方法により製造された電子部品実装済み部品を提供する。
【0020】
本発明の第8態様によれば、基材と、
研磨加工、プラズマ放電加工のいずれかあるいは両方により、上記基材表面に電極が露出された状態で、上記基材中に埋設された電子部品とを備えることを特徴とする電子部品実装済み部品を提供する。
【0021】
本発明の第9態様によれば、上記基材表面に露出した上記電極上に、メッキ又はイオンプレーティング又はスパッタリング又は蒸着により形成された、回路パターン、金属薄膜コンデンサ、コイル、又は抵抗をさらに備えるようにした第8の態様に記載の電子部品実装済み部品を提供する。
【0022】
本発明の第10態様によれば、基材及び電子部品を供給する電子部品供給装置と、
上記電子部品及びその電極位置及び形状を認識する認識装置と、
上記電子部品を吸引した後、上下反転する上下反転装置と、
上記電子部品を上記基材上に搭載する電子部品搭載装置と、
上記電子部品を上記基材内に埋設する電子部品埋設装置と、
プラズマ放電加工・研磨加工のいずれかあるいは両方を用いて上記電子部品の上記電極を上記基材の表面に露出させる電極露出装置とを備えることを特徴とする電子部品実装済み部品の製造装置を提供する。
【0023】
【発明の実施の形態】
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
【0024】
(第1実施形態)
図1(a)〜(d)は、本発明の第1実施形態にかかる電子部品実装済部品を製造する工程を示す一部断面図である。この実装済み部品製造工程は、電子部品をシート基材に埋設する工程と、上記埋設された電子部品の電極をこのシート基材の表面に露出させる工程とから構成されている。
【0025】
ここでは、一例として、電子部品1は、コンデンサ部品又は抵抗部品などの受動部品、半導体素子、CSP部品などを熱可塑性樹脂シート基材3中に埋設する、電子部品実装済部品の一例としてのシートモジュールの形成方法について説明する。
【0026】
熱可塑性樹脂シート基材3は、例えば、ポリエチレンテレフタレート、塩化ビニル、ポリカーボネイト、アクリルニトリルブタジエンスチレン、又は、熱可塑性ポリイミド等の、電気的絶縁性を有し、その厚さが10μm〜1mmであることが望ましい。
【0027】
図1(a)〜(b)は、電子部品1を熱可塑性樹脂シート基材3に埋設する工程の一例を示す一部断面図である。なお、電子部品1の熱可塑性樹脂シート基材3への埋設はこの方法によらず、他の方法で行うようにしてもよい。
【0028】
図1(a)は、電子部品1を熱可塑性樹脂シート基材3に埋設する前の状態を示す一部断面図であり、加熱ステージ5上に熱可塑性樹脂シート基材3を置き、熱可塑性樹脂シート基材3の上に、複数の電極2を有する電子部品1を置いている。その電子部品1の上方に、プレスツール4を配置する。なお、加熱ステージ5及びプレスツール4の表面は、ガラス、ステンレス、セラミックス、又は、テフロン(登録商標)などで平面状であることが望ましい。図中には示していないが、電子部品1の一例としてのコンデンサ部品1とプレスツール4との間、あるいはシート基材3と加熱ステージ5の間には、ガラス板、セラミック板やテフロン(登録商標)シートなどの基材を介しても構わない。このように基材を介する理由は、熱可塑性樹脂シート基材3は、そのガラス転移点以上に加熱するとゲル状化しかつ粘性を有するため、加熱ツール4やステージ5に付着して離れなくなるためである。そのまま冷却すると、硬化収縮し、さらに離れにくくなる。そのために、離型材としてテフロン(登録商標)などの材料の基材を介することが望ましい。例えば、電子部品1の一例としての180μmの半導体素子を、基材の一例としてのポリエステルテレフタレートに埋設するときは、厚さ50μm〜100μmのテフロン(登録商標)シートを介することが望ましい。このように基材を介する理由は、ポリエステルテレフタレートのガラス転移点は120℃であり、その際、加熱ツールは200℃まで上がる。耐熱性の観点から、ポリテトラフルオロエチレンが望ましい。なお、その厚さが厚すぎると半導体素子が熱可塑性基材ではなく、離型紙の方に埋め込まれてしまう。また、薄過ぎると半導体素子裏面に接触時離型紙が破れる可能性がある。高さ0.040mmの突起状電極を有する0.180mm厚の半導体素子を0.200mm厚のPETシート基材に埋め込む際、テフロン(登録商標)は0.050から0.100mm厚が適正であった。
【0029】
埋設工程では、加熱したプレスツール4を加熱ステージ5に向けて任意の荷重をかけながら電子部品1を熱可塑性樹脂シート基材3内に押し込むことにより、電子部品1を熱可塑性樹脂シート基材3中に埋設する。この状態では、プレスツール4に接触した電子部品1の裏面1rがシート基材3の裏面3rと大略同一面を形成している。
【0030】
図1(b)は、電子部品1が熱可塑性樹脂シート基材3中に埋設された状態を示す。なお、電子部品1の埋め込み中の熱可塑性樹脂シート基材3を加熱するとき、その加熱温度が、熱可塑性樹脂シート基材3のガラス転移点と、熱可塑性樹脂シート基材3の粘度が下がりかつ電子部品1が熱可塑性樹脂シート基材3を貫通する上限温度との間となるように、熱可塑性樹脂シート基材3を加熱することが望ましい。例えば、電子部品が0.3mm×0.6mm×0.3mmのチップコンデンサをポリエチレンテレフタレートのシート基材に埋め込む場合には、そのポリエチレンテレフタレートのシート基材の厚さは0.3〜0.4mm、埋め込み時の樹脂温度は150〜170℃、荷重40〜50kgf(392.4〜490.5N)、プレス時間20s〜150sであることが望ましい。
【0031】
次いで、プレスツール4を引き上げ、電子部品1が埋設されたシート基材3を加熱ステージ5から剥離し、室温まで冷却することにより、シート基材3は硬化し、シート基材3に電子部品1が埋設される。
【0032】
しかし、この時点では、シート基材3内に埋設された電子部品1の電極2がシート基材3を突き破ってそのシート表面に露出しておらず、プレスツール4に接触した電子部品1の裏面1rがシート基材3の裏面3rと大略同一面を形成しているだけであり、シート面の片面(すなわち、この場合には電子部品1の裏面1r)しかシート基材3の裏面3r側の表面に露出しておらず、電子部品1の表面1f側の電極2との接続を取ることができない。例えば、前記した例では、電極からシート基材3の表面までの距離は最大で0.4mm−0.3mm=0.1mm=100μmになる。また、ICチップなどのように片面(すなわちICチップ表面)だけ電極を持つ電子部品の場合、ICチップ裏面からは導通をとれないため、シート基材3のいずれの面からも電気的接続を得ることができない。
【0033】
そこで、露出工程において、研磨加工又はプラズマ放電加工あるいはその両方を用いて、電極2をシート基材3の表面に露出させる。
【0034】
図1(c)は、研磨加工を説明する一部断面図である。電子部品1を埋設したシート基材3を研磨加工用ステージ10に対して固定用ジグの使用、吸引などにより固定する。研磨機6により研磨紙7をシート基材3の電極2を露出させたい面に押し当て、回転あるいは水平動作させ、シート基材3を研磨する。#80、#100、#150、#500、#800、#1000、 #1200、#1500、#2000の順に徐々に細目の研磨紙を用いてシート基材3を研磨した後、1μm、0.5μm、0.3μmと徐々に小さい粒径のセラミックス粉(アルミナなど)でシート基材3をバフ研磨することが望ましい。なお、研磨紙の粗さ、粉末径は必ずしもこれらすべてを用いる必要は無く、これらの値以外の粗さ及び粉末径であっても構わない。また、研磨時に研磨粉を除去するために水や有機溶剤を用いることが望ましい。このように研磨することにより、複数の電極2をシート基材3の表面に露出させる。
【0035】
また、図1(d)は、プラズマ放電加工を説明する一部断面図である。電子部品1が実装されたシート基材3を真空炉の真空チャンバー9内に入れて真空チャンバー9中のプラズマ放電用下側電極12に固定し、真空チャンバー9内の真空引きを行って減圧状態とし、Arなどの不活性ガスを真空チャンバー9内に導入し、プラズマ放電用上側電極11とプラズマ放電用下側電極12との間に高電圧を印加し、真空チャンバー9内の上側電極11と下側電極12との間でプラズマを発生させてプラズマエッチングさせる。なお、プラズマを局所的に集中して発生させるために磁場などを同時に用いても構わない。プラズマがシート基材3の粒子をたたき出し、シート基材3をその厚み方向に削っていく。
【0036】
上記露出工程での電極露出方法の具体例としては、(1)シート基材3に対して電極2が露出するまですべて研磨加工で行う、(2)シート基材3に対して電極2が露出するまですべてプラズマ加工を行う、(3)シート基材3に対して研磨加工により粗く削り、最後の仕上げはプラズマ放電加工を用いて、電極2をさせる、(4)シート基材3に対して研磨加工により全体を削り、電極2の近傍のみプラズマ放電加工を行うなどの組み合わせ方法が挙げられる。
【0037】
このような方法を用いると、(1)一括で複数個の電極2を露出させることが可能となり、生産タクトが向上する、(2)加工後のシート表面が平面であるため、シート表面への印刷、膜形成やシートモジュールの積層化、カード化などが容易になる、などのメリットがあり、実用的である。
【0038】
従って、第1実施形態によれば、電子部品1がシート基材3に埋設されているため、シートモジュールの厚みを小さくすることができて薄型化が可能となる。さらに、薄いために従来の基板よりも軟らかく、曲面や曲げ動作を行う場所で使用することができる。さらに、電子部品1の一例としてICチップをシート基材3に内蔵させる場合には、基板すなわちシート基材3の表面への膜形成領域及び回路パターン形成領域を大きくすることができ、高機能化が可能となるとともに、基板サイズの小型化も可能となる。
【0039】
(第2実施形態)
電子部品は、第1実施形態ではコンデンサ部品、抵抗等の受動部品のチップ型部品を例にとったが、半導体素子であっても構わない。本発明の第2実施形態では電子部品として半導体素子を例にとり、図2を用いて、電子部品実装済部品の一例としての半導体素子実装済み部品の製造工程について説明する。
【0040】
この半導体素子実装済み部品の製造方法は、まず、半導体素子の電極パッドに突起状電極を形成する。次に、その突起状電極の高さを揃え、その半導体素子をシート基材に埋め込んだ後、シート基材の表面にその突起状電極表面を露出させることにより大略構成している。なお、突起状電極の高さを揃える(レベリング)工程は省いてもよい。以下、各工程の詳細について図2(a)から図2(d)を用いて説明する。
【0041】
図2(a)は、半導体素子13に複数の突起状電極15を形成する工程を示す一部断面図である。まず、金又はアルミニウムなどから成る表面層を有する平面の金属電極パッド14を複数個有する半導体素子13をステージ17上に置き、図示していない固定用ジグや吸引などの方法によりステージ17に固定する。次に、金又はアルミニウムなどの金属細線70を電極形成用ジグ16に通し、そのジグ16の先端から出た金属細線70を放電して球状部を形成した後、その金属細線70の球状部を電極パッド14に熱、荷重、及び、超音波を印加しながら、押し当てる。その後、ジグ16を引き上げると、金属細線70の球状部のうち再結晶化した領域とアモルファス状態の領域との境界近傍で金属細線70が破断し、半導体素子13の電極パッド14には、突起状電極15が形成される。なお、メッキやクリーム半田の印刷・溶融・硬化などにより突起状電極15を形成しても構わない。
【0042】
図2(b)は、レベリング工程を示す一部断面図である。前工程で形成された複数の突起状電極15を有する半導体素子13をステージ19に固定し、全ての突起状電極15の上からレベリング用ツール18で荷重を印加しながら一定量押し込む。それにより、全ての突起状電極15の高さを一定に揃えることができる。ステージ19の半導体素子13の固定面及びレベリング用ツール18の全ての突起状電極15の接触面は平面となっている。
【0043】
図2(c)及び(d)は半導体素子13をシート基材3に埋め込む工程、図2(e)及び(f)はシート基材3に半導体素子13の電極露出工程を示す一部断面図である。これらの工程は、第1実施形態の図1(a)及び(b)並びに図1(c)及び(d)とそれぞれ同じ手法が用いられる。
【0044】
この半導体素子実装済み部品の製造方法のより具体的な例としては、一辺が80μmの正方形のAlメッキされたランドを2〜10個有する外形2mmX1.8mm、 厚さ0.18mmの半導体素子13の一例であるICチップに、Auの突起状電極を形成する場合、直径25μmの金線を用い、電流値30.0mA、放電時間2.0ms、超音波出力150mW、接合温度150℃、ボンド(接合)荷重70gの条件が望ましい。この条件では、バンプ高さが60〜80μmになるが、レベリングにより40〜60μmに揃えた後、厚さ190〜210μmのポリエチレンテレフタレートのシート基材に埋め込むとき、樹脂温度は150〜170℃、荷重40〜50kgf(392.4〜490.5N)、プレス時間20s〜150sで埋め込む。すると、電極先端からポリエチレンテレフタレートまでの距離が最大10μmになる。その後、プラズマエッチングや研磨により電極をシート基材表面に露出させる。
【0045】
上記第2実施形態によれば、半導体素子13がシート基材3に埋設されているため、半導体素子実装済み部品であるシートモジュールの厚みを小さくすることができて薄型化が可能となる。さらに、シートモジュールが薄くなるため、従来の基板よりも軟らかく、曲面や曲げ動作を行う場所で使用することができる。さらに、半導体素子13がシート基材3に内蔵されているため、基板すなわちシート基材3の表面への膜形成領域及び回路パターン形成領域を大きくすることができ、高機能化が可能となるとともに、基板サイズの小型化も可能となる。
【0046】
(第3実施形態)
本発明の第3実施形態にかかる電子部品実装済部品の製造方法について図3に基き説明する。
【0047】
図3は、電子部品実装済み部品の一例としてシートモジュールを示した一部断面図及び平面図である。このシートモジュールは、NCパンチャーやレーザなどで空けた穴の周囲をメッキや導電性ペーストで電気的導通をとった導通用貫通穴(スルーホール)48を有しかつ電気的絶縁性を有する熱可塑性樹脂シート基材3Dに、第2実施形態と同様の方法で形成された突起状電極15を複数個有する半導体素子13を埋め込む。その後、研磨加工やプラズマ放電加工で複数個の突起状電極15を露出させる。次いで、突起状電極15にそれぞれ接続されるように、薄膜コンデンサ46やコイル47を形成したものである。なお、導通用貫通穴48は、製品であるシートモジュールが片面(ここでは突起状電極15が露出された面)だけで機能を果たす場合には必要ない。また、薄膜コンデンサ46は、誘電体膜を介して突起状電極15を覆うように2種類の導電膜をスパッタリングや蒸着でシート基材3Dに形成することにより製造される。コイル47は、クリーム半田や導電性ペーストをマスクスキージを用いてシート基材3Dに印刷したり、メッキ後にフォトリソグラフィを行うことによりシート基材3Dに作製される。なお、シート基材3Dに薄膜抵抗を形成しても構わない。すなわち、回路パターン、金属薄膜コンデンサ46、コイル47、又は、抵抗は、シート基材3Dに対して、メッキ又はイオンプレーティング又はスパッタリング又は蒸着により形成することができる。また、回路パターンは、上記基材表面に露出した電極上に半田ペースト又は導電性接着剤を印刷した後、高温炉又は高温ステージで加熱硬化することにより形成することができる。
【0048】
この第3実施形態によれば、上記第2実施形態の作用効果に加えて、半導体素子13がシート基材3Dに内蔵されているため、基板すなわちシート基材3Dの表面への膜形成領域及び回路パターン形成領域(例えば、薄膜コンデンサ46やコイル47を形成する領域)を大きくすることができ、高機能化が可能となるとともに、基板サイズの小型化も可能となる。
【0049】
上記第3実施形態の変形例として、図4(a)〜(d)は、このモジュールを9個同時に作製した場合の電子部品実装済み部品の製造工程を示す一部断面図と平面図である。この変形例で使用する電気的絶縁性を有する熱可塑性樹脂シート基材3Eは、9個の個別モジュール用領域3zを一体的に形成したものであり、各個別モジュール用領域3zは上記シート基材3Dに対応する。各個別モジュール用領域3zには、導通用貫通穴(スルーホール)48を有している。
【0050】
この電子部品実装済み部品の製造工程は、9個のICチップ13を、電気的絶縁性を有する熱可塑性樹脂シート基材3Eの9個の個別モジュール用領域3z中に一括して埋め込む工程と、各ICチップ13の電極15を研磨加工やプラズマ加工によりシート基材3Eの表面に露出させる工程と、そのシート基材3Eへの導電接着剤の印刷、金属膜の成膜などによる回路パターン形成工程と、モジュール毎に個片に切断する工程とから成る。
【0051】
上記9個のICチップ13を一括して埋め込む工程は、基本的には第2実施形態従って第1実施形態と同様の方法で行い、9個のICチップ13がプレスツール4に接触し、加熱ステージ5に向けて任意の荷重をかけながら、9個のICチップ13をプレスツール4により同時的にシート基材3Eの9個の個別モジュール用領域3z内に押し込むことにより、9個のICチップ13をシート基材3E中に一括して同時的に埋設する。次いで、プレスツール4を引き上げ、9個のICチップ13が埋設されたシート基材3Eを加熱ステージ5から剥離し、室温まで冷却することにより、シート基材3Eは硬化し、シート基材3Eに9個のICチップ13が埋設されてる。
【0052】
また、上記電極露出工程は、基本的には第2実施形態従って第1実施形態と同様の方法で行い、各ICチップ13の複数個の電極15を研磨加工やプラズマ加工によりシート基材3Eの表面に同時的に一括して露出させる。
【0053】
さらに、上記回路パターン形成工程は、基本的には第2実施形態と同様の方法で行い、そのシート基材3Eへの導電接着剤の印刷、金属膜の成膜などにより一括して回路パターンを同時的に形成する。
【0054】
上記切断工程は、個別モジュール用領域3z毎に、言い替えれば、個別モジュール毎に、個片に切断する。この個片切断は、ダイシング機、又は、レーザなどを用いることが望ましい。なお、50はモジュール毎に個片に切断するときの仮想切断線である。
【0055】
上記第3実施形態の変形例によれば、上記第3実施形態の作用効果に加えて、従来のバッチ処理に対して、多数の半導体素子13を一括して埋設することが可能で、かつ、多数の半導体素子13の突起状電極15の露出を一括してすることが可能になるため、生産性が向上するといった効果がある。
【0056】
(第4実施形態)
本発明の第4実施形態にかかる多層積層電子部品実装済み部品の製造方法を以下に説明する。
【0057】
この製造方法では、先の実施形態にかかる電子部品実装済み部品の製造方法により電子部品の一例である半導体素子13を、電気的絶縁性を有する熱可塑性樹脂シート基材3Fに埋設した後、研磨加工やプラズマ加工により突起状電極15をシート基材3Fの表面に露出させ、その後、回路パターン、薄膜抵抗、薄膜コンデンサ46などをシート基材3Fの表面又は表面及び裏面に形成してシートモジュール49を形成する。その後、そのシートモジュール49を複数個重ねてプレスし、ラミネートするようにしている。
【0058】
具体的には、図5は、研磨加工又はプラズマ加工により、半導体素子の電極を露出した半導体素子実装済みのシートモジュール49を積層化し、ラミネートする方法を説明するためのシートモジュールなどの一部断面図である。電気的貫通穴48を有する熱可塑性樹脂シート基材3Fは、半導体素子13を埋設し、その後、半導体素子13の突起状電極15は研磨加工又はプラズマ加工によりそのシート基材3Fの表面に露出させる。次いで、突起状電極15上に薄膜コンデンサ46及び導電性ペーストによるコイル47を形成してある。シート基材3Fの裏面には、半導体素子19を有しかつ電気的絶縁性を有するとともに、突起状電極15上に薄膜コンデンサ22及び導電性ペーストによるコイル21が形成されている熱可塑性樹脂シート基材3Gを電気的接合が取れるように位置合わせをする。次いで、両面に電気的絶縁性を有する保護シート23,24を重ね、厚み方向に積層化し、上下から上下ロール40,41によりロールプレスを行う。それにより、積層化電子部品内蔵モジュールが形成される。
【0059】
上記保護シート23,24の有する機能、材質としては、保護シート23,24は、熱可塑性樹脂から成り、埋め込み用の熱可塑性樹脂シート基材3と同じ材料が望ましいが、同じでなくても構わない。例えば、ポリエチレンテレフタレート、塩化ビニル、ポリカーボネイト、又は、アクリルニトリルブタジエンスチレンなどが望ましい。図5では、シート基材3Fの下面にシート基材3Gを配置したが、これに限られるものではなく、シート基材3Fの上面に配置してもよく、シート基材3Fの両面に配置してもよく、さらに、シート基材3Fの片面あるいは両面に、他のシート基材を複数枚、厚み方向に積層化するようにしてもよい。
【0060】
この第4実施形態によれば、上記第1,2実施形態の作用効果に加えて、さらに、複数のシート基材3F,3Gを積層することにより、半導体素子13,19や配線パターンが保護シート23,24に覆われるため、半導体素子13,19や配線パターンの耐湿性が良好になる。すなわち、大気に半導体素子13,19が触れず、半導体素子13,19の電極15などでの酸化やマイグレーションが起こりにくくなるとともに、磨耗も防げ、薄型カードとして携帯できるなど実用的である。
【0061】
次に、本発明の他の実施形態として、突起状電極を一定の高さに揃えずに直接半導体素子に基材を埋設することについて説明する。
【0062】
図8は、突起状電極を予め一定の高さに揃えずに、直接、電子部品の一例としての半導体素子(ICチップ)13を熱可塑性樹脂シート基材3に埋設する方法を説明するための断面図である。
【0063】
対比のため、図8(A),(B)には予めレベリングを行った後、熱可塑性樹脂シート基材3に埋設する方法を説明するための熱可塑性樹脂シート基材3などの断面図を示す。剛性のあるステージ5上に熱可塑性樹脂シート基材3を置き、その上に突起状電極15a,15bを有する半導体素子13を、電極面を下向きにして置き、その半導体素子13の裏面を熱プレスツール4により加熱しながら加圧する。半導体素子13の突起状電極15a,15bはレベリングが行われているため、その高さはほぼ等しい。そのため、半導体素子13はステージ5の表面に対して大略平行に埋め込まれ、電極15a,15bは容易に熱可塑性樹脂シート基材3の表面に露出する。
【0064】
一方、図9(A),(B)は、バンプ形成後、レベリングせずに、直接的に熱可塑性樹脂シート基材3に半導体素子13を埋設する方法を説明するための熱可塑性樹脂シート基材などの断面図である。半導体素子13の突起状電極15c,15dの高さは、バンプ形成後のばらつきにより、(電極15cの高さ)<(電極15dの高さ)となっている。そのため、半導体素子13はステージ5の表面に対して傾き、そのまま押し込むと、図9(B)の突起状電極15cのように先端が熱可塑性樹脂シート基材3の表面に届かず露出しなかったり、突起状電極15dのように突起状電極先端が倒れて不規則な形で露出することになる。このような露出では、次の回路形成工程で接合不良や、接合信頼性不足が発生する。
【0065】
そこで、レベリングが無い場合の埋め込み方法を図10(A),(B)を用いて説明する。
【0066】
図10(A)に示すように、半導体素子13の吸引機構を有する熱プレスツール4を用い、半導体素子13の裏面を吸引しながら熱可塑性基材2中に埋設する。半導体素子13は常に吸引されているため、ステージ5の表面に対し平行であり、突起状電極1cが剛体であるステージ5に押し当てられて塑性変形し、図10(B)のような形に変形するまでプレスすれば、突起状電極1cだけでなくそれよりも高い突起状電極1dも熱可塑性樹脂シート基材3の表面に露出する。半導体素子13は常にステージ5に対し水平であるため図10(B)に示すように、突起状電極1cと1dの高さは等しくなる。なお、この方法では、半導体素子13を吸引する機構が必要なため、熱可塑性樹脂シート基材3が加熱時ガラス状になりプレスツール4に付着防止策としての、半導体素子13とプレスツール4の間に離型紙を介することはできない。プレスツール4を熱可塑性樹脂シート基材3と離型性の良い材料にしたり、プレスツール4の形状を半導体素子13のサイズよりも小さくしたりすることが望ましい。
【0067】
次に、図11は、本発明のさらに他の実施形態にかかる電子部品実装済み部品の製造装置の一例を示す模式図である。この装置は、熱可塑性樹脂シート基材3の供給機構72と、半導体素子供給機構67、その認識カメラ73と、その半導体素子13の搬送機構78、半導体素子反転ツール79と、仮埋めステージ74と、熱プレス機構68を構成する上側プレスツール4と加熱ステージ5と、プラズマエッチング機構69とから大略構成している。
【0068】
まず、熱可塑性樹脂シート基材3の供給は、ロール供給方式又は枚葉方式を用いることが望ましい。図11では、ロール供給方式の場合を示す。まず、ロール状の熱可塑性樹脂シート基材3は弛みなく図11の右側から左側へ供給機構72により供給する。
【0069】
電極パッド14に突起状電極15が予め形成された半導体素子13を、その電極面を上面にし、規則的にトレイに収納しておく。これらのトレイを多段に重ねて電子部品供給装置の一例としての半導体素子供給機構67の供給トレイ部71に置く。なお、半導体素子13の収納方法はこの方法に限らず、ウエハ状のままでも構わない。
【0070】
次に、上下反転装置の一例としての半導体素子反転ツール79の認識装置の一例としての半導体素子認識カメラによりトレイ内の半導体素子13の電極面の特徴点、パターン、突起状電極外径などを認識する。その後、半導体素子反転ツール79の吸着機能の付いた吸着ジグ79aにより、トレイ内の半導体素子13の電極面のある一方の面を吸着したのち、半導体素子反転ツール79をその回転軸回りに回転させて、半導体素子13の上下を反転させ、上記半導体素子13の電極面を下向きにする。
【0071】
次いで、電子部品搭載装置の一例としての半導体素子搬送機構78の搬送用吸着ノズル78aが半導体素子反転ツール79の上方までレール78c沿いに移動し、搬送用吸着ノズル78aを下降させて、搬送用吸着ノズル78aにより、半導体素子反転ツール79の吸着ジグ78aにより吸着された半導体素子13の他方の面を吸着保持する。このように、半導体素子搬送機構78の搬送用吸着ノズル78aにより吸着された半導体素子13は、その電極面である一方の面が下向きになっている。
【0072】
次いで、半導体素子搬送機構78の搬送用吸着ノズル78aにより半導体素子13を吸着した状態で、半導体素子搬送機構78の搬送用吸着ノズル78aが仮埋めステージ74上の熱可塑性樹脂シート基材3の上方までレール78c沿いに移動する。次いで、仮埋めステージ74上の熱可塑性樹脂シート基材3の埋め込み位置を認識カメラ73により認識したのち、搬送用吸着ノズル78aを下降させて、仮埋めステージ74上の当該埋め込み位置に、搬送用吸着ノズル78aにより吸着された半導体素子13を埋め込む。このとき、埋め込んだのちの搬送中の位置ずれを防ぐために、搬送用吸着ノズル78aを加熱しながら短時間一定量押し込むことが望ましい。なお、搬送用吸着ノズル78aの平面的なサイズは半導体素子13と同じサイズが望ましい。
【0073】
次に、熱可塑性樹脂シート基材3を仮埋めステージ74上から加熱ステージ5上まで移動させ、電子部品埋設装置の一例としての上側プレスツール4により半導体素子13を熱可塑性樹脂シート基材3内に一定時間押し込む。なお、この熱プレス機構68は、大気下又は真空下のいずれで用いても構わない。また、半導体素子13の熱可塑性樹脂シート基材3に対する重ね方向に複数枚重ねるように熱プレスできる多段重ね機構や、予熱工程、本加熱工程、冷却工程などに分けた、回転ステージ機構や温度プロファイルコントローラが付随していることが望ましい。なお、この熱プレス機構68は、半導体素子13の熱可塑性樹脂シート基材3に対する、接触開始位置、押し込み終了位置、下降速度、上昇速度などが制御できることが望ましい。
【0074】
次に、加熱ステージ5上から電極露出装置の一例としてのプラズマエッチング機構69まで、熱可塑性樹脂シート基材3を搬送し、プラズマエッチングにより半導体素子13の電極15を熱可塑性樹脂シート基材3から露出させる。プラズマエッチング機構69では、熱可塑性樹脂シート基材3の上方にプラズマ放電用上側電極11を配し、熱可塑性樹脂シート基材3を隙間無きように吸着する。プラズマ放電用上側電極11の表面と平行になるように熱可塑性樹脂シート基材3の下側にはプラズマ放電用下側電極12を配置する。両電極11,12間に高電圧を印加できる高周波発生電源、及び、プラズマとその電源とのインピーダンス整合を取るためのマッチャーを備える必要がある。また、酸素ガス、フッ化水素ガス、アルゴンガスなどを導入できる配管と、対応するガスが収納されたボンベとを備えることが望ましい。さらに、高真空を引くための、油回転ポンプ、油拡散ポンプ、又は、クライオポンプなどのポンプと、真空到達を確認するための真空計とを備えることが望ましい。なお、このプラズマエッチング機構69は研磨機能に置き換えても良い。研磨の場合は、真空を引く必要は無い。
【0075】
このように構成することにより、熱可塑性樹脂シート基材3に対して半導体素子13の仮埋め、押し込み、電極露出を連続して行うことができる。
【0076】
次に、本発明のさらに他の実施形態として、複数個のメモリーチップを多段に重ねてなるスタックモジュールの例について説明する。
【0077】
図12は、メモリーチップ2個(ここでは、第1半導体素子13Aと第2半導体素子13B)を積み重ねたスタックモジュール83がプリント配線板85に装着されて形成された埋め込みパッケージモジュールの断面図である。図13はその製造方法のフローチャートである。
【0078】
埋め込みパッケージモジュールは、スタックモジュール83に予め配線の施されたプリント配線板85が装着されたものであり、埋め込みパッケージモジュールの基板電極80,80a,80bは、図12には示していないマザーボードと、半田や導電性接着剤などによって、接合され、マザーボードと電気的接続が得られる。例えば、第1半導体素子13Aの電極15e,15fは、スタックモジュール83の表面の配線86、スタックモジュール83のスルーホール88、プリント配線板85の電極81などを介して、電極80a,80bまで電気的接続が得られる。
【0079】
スタックモジュール83の製造工程は、まず、ステップS31において、第1半導体素子13Aを第1熱可塑性樹脂シート基材3Aに埋め込んだ後、 ステップS32において、プラズマエッチングあるいは研磨により第1半導体素子13Aの電極15e,15fを露出させる。プラズマエッチングは、第1熱可塑性樹脂シート基材3Aの表面全面でも、電極周囲のみでも構わない。
【0080】
また、ステップS33において、第2熱可塑性樹脂シート基材3BにNCパンチャーを用い、電気的導通穴89を開ける。穴径は直径0.1〜1.0mmが望ましい。次いで、ステップS34において、スパッタリング、めっき、又は、導電性接着剤印刷などにより、回路パターン87の印刷を行う。
【0081】
また、同じ工法で、ステップS35において、第2半導体素子13Bを第2熱可塑性樹脂シート基材3Bに埋め込み、ステップS36において、その電極15gを露出させる。ステップS31〜S34とステップS35〜S36は別個に又は並行して行うことができる。
【0082】
次に、ステップS37において、第1熱可塑性樹脂シート基材3Aを第2熱可塑性樹脂シート基材3Bの上に重ねて熱プレスして積層状態に固着した後、ステップS38において、第1熱可塑性樹脂シート基材3Aと第2熱可塑性樹脂シート基材3Bとを貫通するスルーホール88を穴あけして形成する。
【0083】
次いで、ステップS39において、第1熱可塑性樹脂シート基材3Aの上面に回路パターンの配線86を印刷し、上記スルーホール88に電気的導通材を充填する。これにより、スタックモジュール83が完成する。
【0084】
最後に、ステップS40において、予め配線の施されたプリント配線板85、たとえば、セラミックス、ガラスエポキシ樹脂、樹脂多層基板(例えば、松下電器産業株式会社製の商品名ALIVH(アリブ=Any Layer Interstitial Via Hole))などと、上記スタックモジュール83とを熱プレスすることにより、埋め込みパッケージモジュールを形成する。
【0085】
図14は、本発明のさらに他の実施形態において、2個のメモリー用半導体素子(ICチップ)13Cを内蔵する熱可塑性樹脂シート基材3Cの層から構成されるメモリー用シートモジュール91の4層と、1個のコントローラ用半導体素子(ICチップ)13Dを内蔵する熱可塑性樹脂シート基材3Dのコントローラ用シートモジュール92の1層とから成るメモリーカードの断面図である。1個のメモリー用半導体素子13Cが64MBの容量があるため、2個のメモリー用半導体素子13Cが埋め込まれるメモリー用シートモジュール91の1層で128MB、4層全体で512MBの記録能力がある。図15はその製造工程フローチャートである。
【0086】
例えば、図14のメモリー用シートモジュール91は、縦16mm×横8mm×厚さ0.080mmのメモリ用半導体素子13Cを2個内蔵するメモリー用シートモジュール91が4層と、一辺が7.8mmの正方形でかつ厚さ0.200mmのコントローラ用半導体素子13Dを1個内蔵するコントローラ用シートモジュール92が1層とから成り、各層間は導電性ペースト93などにより電気的な接続が得られる。なお、それぞれの半導体素子13C,13Dの各電極には、高さ0.040mmの突起状バンプが形成されている。
【0087】
以下に一例としてのメモリーカードの製造方法について説明する。
【0088】
まず、ステップS41において、熱可塑性樹脂シート基材3C、例えば熱可塑性ポリイミドのシート基材3Cの所定個所に、NCパンチャーあるいはレーザを用い、φ0.2mmのスルーホール94を開ける。
【0089】
次に、ステップS42において、メモリ用熱可塑性樹脂シート基材3Cにはメモリ用半導体素子13Cを2個同時に埋設するとともに、コントローラ用熱可塑性樹脂シート基材3Dはコントローラ用半導体素子13Dを1個を埋設する。
【0090】
次いで、ステップS43において、プラズマエッチングにより、半導体素子13C,13Dのバンプ電極15を表面に露出させる。プラズマエッチングには、酸素プラズマを用いることが望ましい。
【0091】
次に、ステップS44において、メモリ用熱可塑性樹脂シート基材3Cとコントローラ用熱可塑性樹脂シート基材3Dのそれぞれにおいて、無電解Niめっきにより約1μmのNi層を付着させた後、電解めっき溶液に漬け、15μmのCu層を形成する。その後、フォトリソグラフィー工程により、上記電極15と接続された回路パターン95を形成する。このとき、同時にスルーホール94の周囲もメッキされ、電気的導通が得られる。なお、この工程は、導電性接着剤の印刷やスパッタリングでも構わない。その後、筐体97Aの筐体電極96上に、印刷用マスクを載置した上で、導電性ペースト98、例えば、クリーム半田あるいは導電性接着剤、例えば銀ペースト、銅ペースト、銀・パラジウムペーストなどをスキージを用いて印刷する。印刷後の、導電性ペースト98のペースト厚は0.020〜0.030mmであることが望ましい。
【0092】
その後、ステップS45において、コントローラ用シートモジュール92を筐体97Aに搭載して、筐体97Aの筐体電極96をコントローラ用熱可塑性樹脂シート基材3Dの回路パターン95に導電性ペースト98を介して電気的に接続し、硬化炉あるいはリフロー炉で導電性ペースト98を硬化させる。
【0093】
次に、コントローラ用シートモジュール92の上側の電極99上に、クリーム半田あるいは導電性接着剤、例えば、銀ペースト、銅ペースト、銀・パラジウムペーストなどの導電性ペースト93を印刷して、4層目すなわち最下層のメモリー用シートモジュール91を搭載し、硬化する。次に、4層目のメモリー用シートモジュール91の上側の電極上に、クリーム半田あるいは導電性接着剤、例えば、銀ペースト、銅ペースト、銀・パラジウムペーストなどの導電性ペースト93を印刷して、3層目のメモリー用シートモジュール91を搭載し、硬化する。次に、3層目のメモリー用シートモジュール91の上側の電極上に、クリーム半田あるいは導電性接着剤、例えば、銀ペースト、銅ペースト、銀・パラジウムペーストなどの導電性ペースト93を印刷して、2層目のメモリー用シートモジュール91を搭載し、硬化する。次に、2層目のメモリー用シートモジュール91の上側の電極上に、クリーム半田あるいは導電性接着剤、例えば、銀ペースト、銅ペースト、銀・パラジウムペーストなどの導電性ペースト93を印刷して、1層目すなわち最上層のメモリー用シートモジュール91を搭載し、硬化する。
【0094】
最後に、ステップS46において、筐体蓋97Bを上記シートモジュール91,92に被せることにより、メモリーカードが形成される。
【0095】
図16は、本発明のさらに他の実施形態にかかる非接触ICカードの製造方法により製造される非接触ICカードの中間層の上面、下面及びその断面図である。図17は非接触ICカードの製造方法のフローチャートである。図18〜図19は非接触ICカードの製造方法の工程図である。この非接触ICカードでは、データを短時間で書き取り読み取りができる。
【0096】
図16の非接触ICカードは、データの書き換え可能なFeRAMの半導体素子(ICチップ)13Eを内蔵し、表面にアンテナとしての役割を果たすコイル56が印刷されている。
【0097】
非接触ICカードの製造工程は、まず、ステップS50及び図18(B)において、シート厚0.100mmの熱可塑性樹脂シート基材3H、例えば、ポリエチレンテレフタレートのシート基材3HにNCパンチャーを用いて、直径0.200mmのスルーホールを2箇所(54a,54b)開ける。
【0098】
次に、ステップS51及び図18(C)において、スルーホール54a,54bを被うようにジャンパー線53を導電性ペースト印刷により形成し、硬化する。硬化条件は、銀ペーストの場合、110℃、10秒である。
【0099】
次に、ステップS54及び図18(D)において、4隅に高さ0.040mmの金の突起状電極が予めステップS52で形成されてステップS53でレベリングされた縦4mm×横6mm×厚さ0.080mmのFeRAMの半導体素子13E(図18(A)参照)をシート厚0.100mmのポリエチレンテレフタレートのシート基材3Hに埋設する。その後、ステップS55及び図19(E)において、プラズマエッチングにより半導体素子13Eの電極15hを一括して露出する。ステップS50〜S51とステップS52〜S53とは別個に又は並行して行うことができる。
【0100】
その後、ステップS56及び図19(F)において、導電性ペーストによりアンテナ用のコイル56を上記電極15hと接触するように印刷・硬化する。
【0101】
最後に、ステップS57及び図19(G)において、熱可塑性樹脂、例えば、ポリエチレンテレフタレートのシート55を、上記熱可塑性樹脂シート基材3Hの両面に重ね、ラミネートプレスしカード化する(図16(C),図17(G)参照)。
【0102】
その後、ステップS58において模様柄を印刷した後、ステップS59において打ち抜き機によりカードサイズに打ち抜く。これにより、非接触ICカードが完成する。
【0103】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【0104】
【発明の効果】
本発明により、電子部品がシート基材に埋設するためモジュールの厚みを薄型化が可能となる。さらに、薄いために従来基板よりも軟らかく、曲面や曲げ動作を行う場所で使用することができる。さらに、電子部品の一例としてICチップが内蔵されている場合には、基板表面への膜形成、回路パターン形成領域が大きくなり、高機能化か可能となるとともに、基板サイズの小型化も可能となる。さらに、複数のシート基材をラミネートして使用すると、部品や配線パターンがシートに覆われ、耐湿性が良好である。さらに、従来のバッチ処理に対して、一括して埋設、電極露出をすることが可能になるため、生産性が向上するといった効果がある。
【図面の簡単な説明】
【図1】 (a)〜(d)は、それぞれ、本発明の第1実施形態にかかる電子部品実装済み部品の製造方法の製造工程を示す一部断面図である。
【図2】 (a)〜(f)は、それぞれ、本発明の第2実施形態にかかる半導体素子実装済み部品の製造方法の製造工程を示す一部断面図である。
【図3】 (a)〜(b)は、それぞれ、本発明の第3実施形態において、基材表面に薄膜コンデンサおよびコイルを有する電子部品実装済み部品を示す一部断面図及び平面図である。
【図4】 (a)〜(d)は、それぞれ、本発明の上記第3実施形態の変形例において、複数の電子部品を実装し、モジュール毎の個片に分割する工程を説明するための電子部品実装済み部品の製造工程を示す一部断面図、平面図、一部断面図、及び平面図である。
【図5】 本発明の第4実施形態において、電子部品実装済み部品を積層化した多層積層電子部品実装済み部品の製造方法の製造工程を示す一部断面図である。
【図6】 従来の電子部品実装済み部品を示す一部断面図である。
【図7】 従来の電子部品実装済み基板の製造工程を示すフローチャートである。
【図8】 (A),(B)はそれぞれ、本発明の他の実施形態において、突起状電極を予め一定の高さに揃えずに、直接、半導体素子を熱可塑性樹脂シート基材に埋設する方法を説明するための熱可塑性樹脂シート基材などの断面図である。
【図9】 (A),(B)はそれぞれ、本発明のさらに他の実施形態において、バンプ形成後、レベリングせずに、直接的に熱可塑性樹脂シート基材に半導体素子を埋設する方法を説明するための熱可塑性樹脂シート基材などの断面図である。
【図10】 (A),(B)はそれぞれ本発明のさらに他の実施形態において、レベリングが無い場合の埋め込み方法を説明するための熱可塑性樹脂シート基材などの断面図である。
【図11】 本発明のさらに他の実施形態にかかる電子部品実装済み部品の製造装置の一例を示す模式図である。
【図12】 本発明のさらに他の実施形態において、メモリーチップ2個を積み重ねたスタックモジュールがプリント配線板に装着されて形成された埋め込みパッケージモジュールの断面図である。
【図13】 図12のパッケージモジュールの製造方法のフローチャートである。
【図14】 本発明のさらに他の実施形態において、2個のメモリー用半導体素子を内蔵する熱可塑性樹脂シート基材の層から構成されるメモリー用シートモジュールの4層と、1個のコントローラ用半導体素子を内蔵する熱可塑性樹脂シート基材のコントローラ用シートモジュールの1層とから成るメモリーカードの断面図である。
【図15】 図14のメモリーカードの製造工程フローチャートである。
【図16】 (A),(B),(C)はそれぞれ、本発明のさらに他の実施形態にかかる非接触ICカードの製造方法により製造される非接触ICカードの中間層の上面、下面及びその断面図である。
【図17】 図16の非接触ICカードの製造方法のフローチャートである。
【図18】 (A)〜(D)はそれぞれ図17の非接触ICカードの製造方法の工程図である。
【図19】 (E)〜(G)はそれぞれ図18に続く非接触ICカードの製造方法の工程図である。
【符号の説明】
1…電子部品、1f…表面、1r…裏面、2…電極、3,3D,3E,3F,3G,3H…熱可塑性樹脂シート基材、3A…第1熱可塑性樹脂シート基材、3B…第2熱可塑性樹脂シート基材、3r…裏面、4…電子部品埋め込み用上側プレスツール、5…加熱ステージ、6…研磨機、7…研磨紙、8…研磨屑、9…真空チャンバー、10…研磨加工用ステージ、11…プラズマ装置の電極、12…プラズマ装置のステージ、13…半導体素子、13A…第1半導体素子、13B…第2半導体素子、13C…メモリー用半導体素子、13D…コントローラ用半導体素子、14…電極パッド、15…突起状電極、15a,15b,15e,15f,15g,15h…電極、16…突起状電極形成用ジグ、17…ステージ、18…レベリング用ツール、19…レベリング用ステージ、21…コイル、22…薄膜コンデンサ、40…上ロール、41…下ロール、46…薄膜コンデンサ、47…コイル、48…貫通穴、49…モジュール、50…仮想切断線、53…ジャンパー線、54a,54b…スルーホール、55…シート、56…コイル、67…半導体素子供給機構、68…熱プレス機構、69…プラズマエッチング機構、70…金属細線、71…供給トレイ部、72…熱可塑性樹脂シート基材供給機構、73…認識カメラ、74…仮埋めステージ、75…、76…、77…、78…半導体素子搬送機構、78a…搬送用吸着ノズル、79…半導体素子反転ツール、80…基板電極、80a,80b…電極、81…電極、82…、83…スタックモジュール、85…プリント配線板、86…配線、87…回路パターン、88…スルーホール、89…電気的導通穴、90…、91…メモリー用シートモジュール、92…コントローラ用シートモジュール、93…導電性ペースト、94…スルーホール、95…回路パターン、96…筐体電極、97A…筐体、97B…筐体蓋、98…導電性ペースト、99…上側の電極。

Claims (9)

  1. 電子部品をシート基材に対して加圧して、上記電子部品の電極が上記基材の表面より露出しないように、当該基材中に当該電子部品を埋設する工程と、
    上記基材表面に対して、プラズマ放電加工を実施すること、あるいは、研磨加工を実施した後、さらに上記プラズマ放電加工を実施することにより、上記電子部品の上記電極を上記基材表面に露出させる工程とを備え、
    上記埋設工程及び上記露出工程の実施により、上記基材表面より上記電極が露出された状態で当該電子部品が当該シート基材中に埋設された電子部品実装済み部品を製造することを特徴とする電子部品実装済み部品の製造方法。
  2. 熱可塑性樹脂により形成された基材を加熱しながら、当該基材に対して電子部品を加圧して、上記電子部品の電極が上記基材の表面より露出しないように、当該基材中に当該電子部品を埋設する工程と、
    上記基材表面に対して、プラズマ放電加工を実施すること、あるいは、研磨加工を実施した後、さらに上記プラズマ放電加工を実施することにより、上記電子部品の上記電極を上記基材の表面に露出させる工程とを備え、
    上記埋設工程及び上記露出工程の実施により、上記基材表面より上記電極が露出された状態で当該電子部品が当該基材中に埋設された電子部品実装済み部品を製造することを特徴とする電子部品実装済み部品の製造方法。
  3. 上記電子部品は、上記電極として複数の電極パッド上に突起状電極が形成された半導体素子であって、
    上記埋設工程において、ステージ上に配置された上記基材に対して上記半導体素子の電極面を加圧して、当該半導体素子を上記基材中に埋設するとともに、上記埋設された状態の上記それぞれの突起状電極を上記ステージに加圧して、当該それぞれの突起状電極を一定の高さに揃え、
    上記露出工程において、上記それぞれの突起状電極を上記基材表面に露出させる請求項1又は2に記載の電子部品実装済み部品の製造方法。
  4. 上記露出工程の後、上記基材表面に露出した上記電極上に、メッキ又はイオンプレーティング又はスパッタリング又は蒸着により、回路パターン、金属薄膜コンデンサ、コイル、又は、抵抗を形成する請求項1から3のいずれか1つに記載の電子部品実装済み部品の製造方法。
  5. 上記露出工程の後、上記基材表面に露出した上記電極上に半田ペースト又は導電性接着剤を印刷し、
    その後、上記半田ペースト又は導電性接着剤を加熱硬化させることにより回路パターンを形成する請求項1から3のいずれか1つに記載の電子部品実装済み部品の製造方法。
  6. 上記埋設工程において、複数個の上記電子部品を一括して上記基材に埋設し、
    上記露出工程の後、上記それぞれの電子部品が互いに分割されるように上記基材を個片に切断する工程をさらに備える請求項1から5のいずれか1つに記載の電子部品実装済み部品の製造方法。
  7. 請求項1からのいずれか1つに記載の電子部品実装済み部品の製造方法により電子部品実装済み部品を製造した後、この電子部品実装済み部品の片面あるいは両面に、電子部品実装済み部品あるいは基材を複数枚、厚み方向に積層化し、積層化した表裏両面に保護シートを配置することにより多層積層電子部品実装済み部品を製造する多層積層電子部品実装済み部品の製造方法。
  8. 複数の電子部品を供給可能に収容する電子部品供給装置と、
    シート基材が載置されるステージと、
    上記電子部品供給装置より供給される上記電子部品を吸引保持して、上記ステージに載置された上記シート基材上に当該電子部品を搭載する電子部品搭載装置と、
    上記搭載された状態の電子部品を上記シート基材に対して加圧しながら、上記電子部品の電極が上記シート基材の表面より露出しないように、当該シート基材内に当該電子部品 埋設する電子部品埋設装置と、
    プラズマ放電加工、あるいは、研磨加工及び上記プラズマ放電加工を用いて、上記埋設された電子部品の上記電極を上記基材の表面に露出させる電極露出装置とを備えることを特徴とする電子部品実装済み部品の製造装置。
  9. 上記シート基材は熱可塑性樹脂により形成され、
    上記電子部品埋設装置は、上記シート基材に対する上記電子部品の加圧の際に、当該シート基材を加熱させる請求項に記載の電子部品実装済み部品の製造装置。
JP2001387617A 2001-11-02 2001-12-20 電子部品実装済み部品の製造方法及び製造装置 Expired - Fee Related JP3739699B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001387617A JP3739699B2 (ja) 2001-12-20 2001-12-20 電子部品実装済み部品の製造方法及び製造装置
US10/285,475 US7176055B2 (en) 2001-11-02 2002-11-01 Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
CNB02149813XA CN1204610C (zh) 2001-11-02 2002-11-04 安装电子元件后的零件的制造方法及其制造装置
US11/653,304 US20070200217A1 (en) 2001-11-02 2007-01-16 Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001387617A JP3739699B2 (ja) 2001-12-20 2001-12-20 電子部品実装済み部品の製造方法及び製造装置

Publications (3)

Publication Number Publication Date
JP2003188198A JP2003188198A (ja) 2003-07-04
JP2003188198A5 JP2003188198A5 (ja) 2005-05-26
JP3739699B2 true JP3739699B2 (ja) 2006-01-25

Family

ID=27596389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001387617A Expired - Fee Related JP3739699B2 (ja) 2001-11-02 2001-12-20 電子部品実装済み部品の製造方法及び製造装置

Country Status (1)

Country Link
JP (1) JP3739699B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886292B1 (ko) 2003-09-09 2009-03-04 산요덴키가부시키가이샤 회로 소자를 포함하는 반도체 모듈과 반도체 장치, 그들의 제조 방법 및 표시 장치
JP4792749B2 (ja) * 2005-01-14 2011-10-12 大日本印刷株式会社 電子部品内蔵プリント配線板の製造方法
JP5036563B2 (ja) 2006-01-17 2012-09-26 スパンション エルエルシー 半導体装置およびその製造方法
JP4976840B2 (ja) * 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
JP5191688B2 (ja) * 2007-05-18 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN101543152A (zh) * 2007-06-19 2009-09-23 株式会社村田制作所 元器件内置基板的制造方法及元器件内置基板
JP5233288B2 (ja) * 2008-01-18 2013-07-10 富士通セミコンダクター株式会社 半導体装置の製造方法及び基板
JP4883145B2 (ja) * 2008-10-30 2012-02-22 株式会社デンソー 半導体装置
JP5340789B2 (ja) * 2009-04-06 2013-11-13 新光電気工業株式会社 電子装置及びその製造方法
WO2023189209A1 (ja) * 2022-03-31 2023-10-05 株式会社村田製作所 高周波モジュール及び高周波モジュールの製造方法

Also Published As

Publication number Publication date
JP2003188198A (ja) 2003-07-04

Similar Documents

Publication Publication Date Title
US7176055B2 (en) Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP4208631B2 (ja) 半導体装置の製造方法
JP5064210B2 (ja) 電子モジュール及びその製造方法
JP3889856B2 (ja) 突起電極付きプリント配線基板の製造方法
JP3500995B2 (ja) 積層型回路モジュールの製造方法
US7936061B2 (en) Semiconductor device and method of manufacturing the same
JP2002064271A (ja) 複合配線基板及びその製造方法
US20050275088A1 (en) Circuit module and method for manufacturing the same
US10636733B2 (en) Wiring substrate
JP3739699B2 (ja) 電子部品実装済み部品の製造方法及び製造装置
JP2004119727A (ja) 回路装置の製造方法
KR100658022B1 (ko) 회로 장치의 제조 방법
JPWO2003056889A1 (ja) 接続基板、および該接続基板を用いた多層配線板と半導体パッケージ用基板と半導体パッケージ、ならびにこれらの製造方法
US7084008B2 (en) Manufacturing method for electronic component-mounted component, manufacturing method for electronic component-mounted completed product with the electronic component-mounted component, and electronic component-mounted completed product
KR100639737B1 (ko) 회로 장치의 제조 방법
KR20040086429A (ko) 전자 회로 장치 및 그 제조 방법
JPH10303561A (ja) 多層配線基板及びその製造方法
JP2002246536A (ja) 三次元実装パッケージの製造方法、及びその製造用のパッケージモジュール
JP2010278379A (ja) 配線基板およびその製造方法
JP5385699B2 (ja) 積層配線基板の製造方法
JP2004288711A (ja) 電子部品内蔵型多層基板
JP2002246745A (ja) 三次元実装パッケージ及びその製造方法、三次元実装パッケージ製造用接着材
WO2004059729A1 (ja) 電子部品の製造方法、および電子部品
JP2001119148A (ja) Icチップ内蔵多層基板及びその製造方法
JP2001077536A (ja) 電子回路内蔵プリント配線板およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040727

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051025

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051102

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091111

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091111

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101111

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111111

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees