JP2004288711A - 電子部品内蔵型多層基板 - Google Patents
電子部品内蔵型多層基板 Download PDFInfo
- Publication number
- JP2004288711A JP2004288711A JP2003075977A JP2003075977A JP2004288711A JP 2004288711 A JP2004288711 A JP 2004288711A JP 2003075977 A JP2003075977 A JP 2003075977A JP 2003075977 A JP2003075977 A JP 2003075977A JP 2004288711 A JP2004288711 A JP 2004288711A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- layer
- transition layer
- pad
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】トランジション層のエッジとパッシベーション層との接点を起点にした亀裂を生じず、しかも、処理液がバンプの壁面を通じてダイパットと樹脂層の界面に侵入しない信頼性の高い接続構造を有する電子部品内蔵型多層基板を提供する。
【解決手段】電子部品内蔵型基板２１は、樹脂層に埋設された電子部品２５、該電子部品のパッド２７上に形成されたトランジション層２９、前記パッドを被覆するパッシベーション膜２８、前記トランジション層上に形成されたバイアホール３１、該バイアホールを介して前記トランジション層に接続された配線層３２とを具備し、前記トランジション層の径（Ｄｄ）を、前記パッドの径（Ｄｅ）より小さく、且つ前記パッドを被覆するパッシベーション膜の開口径（Ｄｆ）より大きく設定する。
【選択図】 図１
【解決手段】電子部品内蔵型基板２１は、樹脂層に埋設された電子部品２５、該電子部品のパッド２７上に形成されたトランジション層２９、前記パッドを被覆するパッシベーション膜２８、前記トランジション層上に形成されたバイアホール３１、該バイアホールを介して前記トランジション層に接続された配線層３２とを具備し、前記トランジション層の径（Ｄｄ）を、前記パッドの径（Ｄｅ）より小さく、且つ前記パッドを被覆するパッシベーション膜の開口径（Ｄｆ）より大きく設定する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電子部品内蔵型多層基板に関し、特に、ダイパッドの上に任意高さ寸法のトランジション層を形成した電子部品を内蔵する電子部品内蔵型多層基板に関する。
【０００２】
【従来の技術】
電子部品内蔵型多層基板とは、多層プリント配線板の内部に、半導体集積回路（以下「ＩＣ」と略す。）チップなどの電子部品を“埋設”（本明細書では便宜的に「内蔵」と表現する。）して構成されたもののことをいう。電子部品とプリント配線板との間はバイアホールなどによって直接的に接続されるので、例えば、ワイヤーボンディングやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）又はフリップチップなどの実装方法における接続用部材（ワイヤー、リード又はバンプなど）を必要としない。したがって、それらの接続用部材にまつわる様々な不具合（断線、接触不良又は腐食等）を生じることがなく、高い信頼性が得られる。
【０００３】
＜第１の従来例：たとえば、特許文献１参照＞
図７は、第１の従来例の断面図（ａ）及びその要部拡大断面図（ｂ）である。これらの図において、電子部品内蔵型多層基板１は、１層以上の多層構造、例えば、３層構造を有しており、その任意層（図では１層目）は、アルミ等を用いたヒートシンク板２の上に、所定の厚さ寸法Ｈａを有するコア基板３を積層し、そのコア基板３に形成された凹部（単に窪み又はキャビティともいう。）４に電子部品５を入れて、その電子部品５の底面とヒートシンク板２の間を接着剤で固定した後、凹部４の隙間に絶縁樹脂６を充填して封止している。
【０００４】
ここで、電子部品５は、その上面５ａに形成された任意数（図では便宜的に３個）の電極（以下「ダイパッド」という。）７を有すると共に、該上面５ａを覆って形成されたパッシベーション膜８を有し、且つ、ダイパッド７の各々の表面の一部を露出させるようにパッシベーション膜８に穴８ａを開け、その穴８ａを介してダイパッド７に電気的に接続する所定の高さ寸法Ｈｂのトランジション層９を有している。より詳細には、トランジション層９は、パッシベーション膜８に開けられた穴８ａの開口寸法Ｄａと略等値の幅寸法を有する小幅部９ａと、その小幅部９ａの上部に連続する、ダイパッド７の幅寸法Ｄｂよりも大きい幅寸法Ｄｃを有する大幅部９ｂとからなり、これらの小幅部９ａと大幅部９ｂを合わせた全体の高さ寸法をＨｂとするものである。なお、トランジション層９の表面は、絶縁樹脂６との接合強度を高めるために粗化処理されており、図示の例では、粗化処理が施された加工面を鋸歯状の波線で示してある。
【０００５】
トランジション層９は、銅等の良導電性素材で形成されており、トランジション層９の径寸法（ただし図面に正対したときの横幅寸法：Ｄｃ）は、ダイパッド７の上に形成された穴８ａの開口径（Ｄａ）よりも大きく（Ｄｃ＞Ｄａ）設定されている。このことは、同引用文献１の図面（特に第６図）の記載、及び、同引用文献１の段落〔００３７〕の記載（特に“ＩＣチップのパッド上により大きな径のトランジション層を介在させる”）からも明らかである。
【０００６】
そして、図示の電子部品内蔵型多層基板１は、このような構造を有する１層目の上に、所定厚さ寸法の絶縁層１０を積層してその絶縁層１０に所要数のバイアホール１１と所要形状の導体回路１２とを形成して２層目となし、さらに、その２層目の上に、所定厚さ寸法の絶縁層１３をさらに積層してその絶縁層１３に所要数のバイアホール１４と所要形状の導体回路１５とを形成して３層目となし、且つ、最上層の導体回路１５に、例えば、ドータボード等の外部基板と接続するための半田バンプ１６を形成し、それらの半田バンプ１６の形成箇所を除く最上層表面全体を絶縁膜１７で被膜して構成されている。
【０００７】
＜第２の従来例：たとえば、特許文献２参照＞
第２の従来例として、トランジション層９の径寸法（Ｄｃ）を、ダイパッド７の上に形成された穴８ａの開口径（Ｄａ）“以上”とするものが知られている。具体的には、同引用文献２の「請求項２」に記載されているとおり、“トランジション層の幅は、パッドの幅の１．０〜３０倍である”と規定するものである。かかる規定の数値限定の“１．０”に着目すれば、「トランジション層の幅＝パッドの幅の１．０倍」となるから、このことは、上記の第１の従来例におけるトランジション層９の径寸法（Ｄｃ）と、ダイパッド７の上に形成された穴８ａの開口径（Ｄａ）とを等値（Ｄｃ＝Ｄａ）とすることを意味する。
【０００８】
＜第３の従来例：たとえば、特許文献３参照＞
第３の従来例には、半導体チップに形成されたボンディングパッドにスタッドバンプを形成し、その半導体チップをプリント基板の凹部に実装した後、凹部に絶縁樹脂を充填して半導体チップを埋め込み、レーザ等により穴開け加工してスタッドバンプの頭を樹脂層から露出させるようにした技術が記載されている。
【０００９】
【特許文献１】
特開２００１−３３９１６５号公報（〔００１７〕−〔００１９〕、〔００３７〕、第６図）
【特許文献２】
特開２００１−３５２１７４号公報（〔請求項２〕）
【特許文献３】
特許第２８４２３７８号公報（〔００１６〕−〔００２０〕、第１、３図）
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の第１〜第３の従来例にあっては、以下の問題点を抱えている。
（１）第１の従来例では、トランジション層（の径Ｄｃ）＞パット（の径Ｄａ）であるため、トランジション層のエッジとパッシベーション層との接点を起点に亀裂が生じやすく、この亀裂がパッシベーションを通過して半導体基板に達した場合に、ダイに対するダメージが発生するという問題点がある。
（２）第２の従来例では、トランジション層（の径Ｄｃ）≧パット（の径Ｄａ）であり、特に、Ｄｃ＝Ｄａの条件では、ダイに対するダメージは発生しないが、トランジション層とパットを同じ幅で形成することは非常に困難であり、実用的でないという問題点がある。
（３）第３の従来例では、バンプ搭載領域以外のダイパット部分（平坦度の高いダイパット部分）が樹脂層と接することになるため、めっきやデスミア処理時に処理液がバンプの壁面を通じてダイパットと樹脂層の界面に侵入しやすく、剥離が生じるという問題がある。
【００１１】
したがって、本発明の目的は、上記の問題点のうち、特に、トランジション層のエッジとパッシベーション層との接点を起点に亀裂が生じてダイダメージが発生すること、及び、処理液がバンプの壁面を通じてダイパットと樹脂層の界面に侵入し剥離が生じることは、どちらも新規の知見であり、いずれの先行技術でも述べられていないに着目し、これらの課題を同時に解決し、以て信頼性の高い接続構造を有する電子部品内蔵型多層基板を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するために、樹脂層に埋設された電子部品と、該電子部品のパッド上に形成されたトランジション層と、前記パッドを被覆するパッシベーション膜と、前記トランジション層上に形成されたバイアホールと、該バイアホールを介して前記トランジション層に接続された配線層とを具備する電子部品内蔵型基板において、前記トランジション層の径を、前記パッドの径より小さく、且つ前記パッドを被覆するパッシベーション膜の開口径より大きく設定したことを特徴とするものである。
本発明では、トランジション層の径がパッドの径より小さく且つパッドの周縁を被覆するパッシベーション膜の開口径より大きく設定されているので、トランジション層の角はパッド上に位置しない。このため、たとえ、トランジション層の下にパッシベーション膜があったとしても、上からのストレス（樹脂プレス時等で発生する力）に関わらず、パッシベーション膜及びその下の構造部材（Ｓｉ等）のクラック発生が回避される。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、実施の形態における電子部品内蔵型多層基板の断面図（ａ）及びその要部拡大断面図（ｂ）である。
これらの図において、電子部品内蔵型多層基板２１は、１層以上の多層構造を有している。以下、特に限定しないが、説明の便宜上、３層構造とする。１層目（発明の要旨に記載の任意層に相当）は、アルミ等を用いたヒートシンク板２２の上に、所定の高さ寸法Ｈａを有する銅等からなるコア基板２３を積層し、そのコア基板２３に形成された凹部（又は窪みもしくはキャビティ）２４に任意の電子部品２５を入れて、その電子部品２５の底面とヒートシンク板２２の間を接着剤で固定した後、凹部２４の隙間に絶縁樹脂２６を充填して封止している。
【００１４】
本実施の形態における電子部品２５は、その上面２５ａに形成された任意数（図では便宜的に３個）のダイパッド（又は電極もしくは端子）２７を有すると共に、該上面２５ａを覆って形成されたパッシベーション膜２８を有し、且つ、ダイパッド２７の各々の表面の一部を露出させるようにパッシベーション膜２８に穴２８ａを開け、その穴２８ａを介してダイパッド２７に電気的に接続する所定の高さ寸法Ｈｂの、銅等の良導電性素材で形成されたトランジション層２９を有する。
【００１５】
トランジション層２９は、その高さ全体にわたって幅寸法が略同等の形状、たとえて言えば、アルファベットの“Ｉ”の文字に似た形状を有しており、具体的には、例えば、トランジション層２９の高さ寸法をＨｂとしたとき、その幅寸法Ｄｄは、高さ寸法Ｈｂの全体にわたって、ダイパッド２７の径Ｄｅよりも小さく（Ｄｅ＞Ｄｄ）、且つ、パッシベーション膜２８に開けられた穴２８ａの開口寸法Ｄｆよりも大きく（Ｄｆ＜Ｄｄ）なるように揃えられており、要するに、Ｄｅ＞Ｄｄ、且つ、Ｄｆ＜Ｄｄの関係を有する寸胴型の断面形状を有している。また、本実施の形態におけるトランジション層２９の表面は、絶縁樹脂２６との接合強度を高めるために粗化処理されており、図示の例では、粗化処理が施された加工面を鋸歯状の波線で示してある。
【００１６】
図示の電子部品内蔵型多層基板２１は、このような構造を有する１層目の上に、所定厚さ寸法の絶縁層３０を積層してその絶縁層３０に所要数のバイアホール３１と所要形状の導体回路３２とを形成して２層目となし、さらに、その２層目の上に、所定厚さ寸法の絶縁層３３をさらに積層してその絶縁層３３に所要数のバイアホール３４と所要形状の導体回路３５とを形成して３層目となし、且つ、最上層の導体回路３５に、例えば、ドータボード等の外部基板と接続するための半田バンプ３６を形成し、それらの半田バンプ３６の形成箇所を除く最上層表面全体を絶縁膜３７で被膜して構成されている。
【００１７】
上記の電子部品２５は、以下の工程により製造される。なお、ここでは、ＩＣチップの製造工程を例にするが、これに限定されない。たとえば、抵抗、コンデンサ、コイルなどの受動部品又はそれらを含むものであってもよい。
＜図２（ａ）＞
まず、シリコンウェハ４１の上に公知の方法によりダイパッド２７を形成する。ダイパッド２７の大きさはＤｅである。
＜図２（ｂ）＞
次に、ダイパッド２７を覆って所定厚さのパッシベーション膜２８を形成し、そのパッシベーション膜２８に穴２８ａを開けて全てのダイパッド２７を露出させる。穴２８ａの開口寸法は、ダイパッド２７の大きさ（Ｄｅ）より小さいＤｆである。
【００１８】
＜図３（ａ）〜（Ｃ）＞
次に、パッシベーション膜２８の全体を覆ってレジスト層４２を形成する。そして、そのレジスト層４２の上に所定の大きさ（Ｄｄ）の開口４３ａを有する露光マスク４３を載置して、露光、現像を行い、レジスト層４２に開口部４２ａを形成する。
＜図３（ｄ）＞
次に、レジスト層４２の開口部４２ａとパッシベーション膜２８の穴２８ａの中に、ボンダー又はメッキ等によってトランジション層２９を形成する。トランジション層２９の素材は、銅、ニッケル、金、銀、亜鉛、鉄などの中から任意に選択できるが、後工程において上位層に形成される導体層（バイアホール３１）の素材が銅であるとすると、親和性の点でトランジション層２９の素材も同じもの（銅）とすることが好ましい。
【００１９】
ここで、露光マスク４３の開口４３ａの大きさ（Ｄｄ）は、パッシベーション膜２８に形成された穴２８ａの開口寸法Ｄｆよりも大きく（Ｄｆ＜Ｄｄ）且つダイパッド２７の径Ｄｅよりも小さく（Ｄｅ＞Ｄｄ）しなければならない。
【００２０】
＜図４（ａ）〜（ｃ）＞
次に、残りのレジスト層４２を除去してトランジション層２９を露出させ、その露出面２９ａに、たとえば、メルテックス製ＣＺ８１００等の粗化液を吹き付けるなどして当該露出面２９ａを粗化処理する。なお、露出面２９ａの粗化処理の粗さ（凹凸）のピークｔｏピークをＲｚとするとき、Ｒｚは０．１〜４μｍ程度（好ましくは、Ｒｚ＝０．５〜２μｍ程度）とすることが望ましい。
＜図５（ａ）、（ｂ）＞
最後に、シリコンウェハ４１を所望の大きさに切断して、各断片を電子部品２５とし、それを任意層（本実施の形態では便宜的に１層目）に埋め込んで、図１の電子部品内蔵型多層基板２１を製作する。
【００２１】
以上のとおり、本実施の形態の電子部品内蔵型多層基板２１においては、トランジション層２９の径（Ｄｄ）を、パッド２７の径（Ｄｅ）より小さく、且つ、パッシベーション膜２８の開口径（Ｄｆ）より大きくし、つまり「Ｄｅ＞Ｄｄ＞Ｄｆ」の関係としたから、上位層を積層する際の加圧力（図１（ｂ）の白抜き矢印参照）がトランジション層２９に加えられた場合でも、トランジション層２９の幅方向に均一の力が加えられるため、応力集中を生じることがない。したがって、パッシベーション膜２８のクラックを回避でき、電子部品２５の信頼性を高めることができるという特有の効果が得られる。
【００２２】
なお、上記の実施の形態では、コア基板２３の高さ寸法とほぼ同等の高さ寸法Ｈｂを有するトランジション層２９を例にしたが、これに限定されない。たとえば、Ｈｂよりも遙かに小さい高さ寸法Ｈｂ′を有する薄膜状のトランジション層２９ｂとしてもよい（図６（ａ）参照）。このようにした場合は、たとえば、そのトランジション層２９ｂの上に積層した絶縁樹脂層４４にバイアホール４５を形成し、このバイアホール４５と薄膜状のトランジション層２９ｂとを介して、上位層のバイアホール３１（図１（ａ）参照）と電子部品２５のダイパッド２７との間を接続すればよい。
【００２３】
また、以上の例では、電子部品２５のダイパッド２７の上に直接的にトランジション層２９（又は２９ｂ）を形成しているが、間に導電膜を挟んで間接的に形成してもよい。すなわち、ダイパッド２７／導電膜／トランジション層２９（又は２９ｂ）という構造にしてもよい。この場合、導電膜としては、銅、金、銀、錫、クロム、チタン、ニッケル、亜鉛、コバルトなどの中から選択することができる。また、その導電膜の形成はスパッタ法又はメッキによって行うことができ、導電膜の厚さは０．０１〜１．０μｍとすることができる。
【００２４】
【発明の効果】
本発明によれば、トランジション層の径がパッドの径より小さく且つパッドの周縁を被覆するパッシベーション膜の開口径より大きく設定されているので、トランジション層の角はパッド上に位置しない。このため、たとえ、トランジション層の下にパッシベーション膜があったとしても、上からのストレス（樹脂プレス時等で発生する力）に関わらず、パッシベーション膜及びその下の構造部材（Ｓｉ等）のクラック発生を回避できる。また、トランジション層の表面を粗化処理することにより、絶縁樹脂との結合を強固にして剥がれ等を回避することができる。
【図面の簡単な説明】
【図１】実施の形態における電子部品内蔵型多層基板の断面図（ａ）及びその要部拡大断面図（ｂ）である。
【図２】実施の形態における電子部品の製造工程図（その１）である。
【図３】実施の形態における電子部品の製造工程図（その２）である。
【図４】実施の形態における電子部品の製造工程図（その３）である。
【図５】実施の形態における電子部品の製造工程図（その４）である。
【図６】実施の形態における電子部品内蔵型多層基板の変形例を示すその要部拡大断面図である。
【図７】従来の電子部品内蔵型多層基板の一例を示すその断面図（ａ）及びその要部拡大断面図（ｂ）である。
【符号の説明】
２１ 電子部品内蔵型多層基板
２４ キャビティ
２５ 電子部品
２７ ダイパッド（パッド）
２８ パッシベーション膜
２９ トランジション層
３１ バイアホール
３２ 導体回路（配線層）
【発明の属する技術分野】
本発明は、電子部品内蔵型多層基板に関し、特に、ダイパッドの上に任意高さ寸法のトランジション層を形成した電子部品を内蔵する電子部品内蔵型多層基板に関する。
【０００２】
【従来の技術】
電子部品内蔵型多層基板とは、多層プリント配線板の内部に、半導体集積回路（以下「ＩＣ」と略す。）チップなどの電子部品を“埋設”（本明細書では便宜的に「内蔵」と表現する。）して構成されたもののことをいう。電子部品とプリント配線板との間はバイアホールなどによって直接的に接続されるので、例えば、ワイヤーボンディングやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）又はフリップチップなどの実装方法における接続用部材（ワイヤー、リード又はバンプなど）を必要としない。したがって、それらの接続用部材にまつわる様々な不具合（断線、接触不良又は腐食等）を生じることがなく、高い信頼性が得られる。
【０００３】
＜第１の従来例：たとえば、特許文献１参照＞
図７は、第１の従来例の断面図（ａ）及びその要部拡大断面図（ｂ）である。これらの図において、電子部品内蔵型多層基板１は、１層以上の多層構造、例えば、３層構造を有しており、その任意層（図では１層目）は、アルミ等を用いたヒートシンク板２の上に、所定の厚さ寸法Ｈａを有するコア基板３を積層し、そのコア基板３に形成された凹部（単に窪み又はキャビティともいう。）４に電子部品５を入れて、その電子部品５の底面とヒートシンク板２の間を接着剤で固定した後、凹部４の隙間に絶縁樹脂６を充填して封止している。
【０００４】
ここで、電子部品５は、その上面５ａに形成された任意数（図では便宜的に３個）の電極（以下「ダイパッド」という。）７を有すると共に、該上面５ａを覆って形成されたパッシベーション膜８を有し、且つ、ダイパッド７の各々の表面の一部を露出させるようにパッシベーション膜８に穴８ａを開け、その穴８ａを介してダイパッド７に電気的に接続する所定の高さ寸法Ｈｂのトランジション層９を有している。より詳細には、トランジション層９は、パッシベーション膜８に開けられた穴８ａの開口寸法Ｄａと略等値の幅寸法を有する小幅部９ａと、その小幅部９ａの上部に連続する、ダイパッド７の幅寸法Ｄｂよりも大きい幅寸法Ｄｃを有する大幅部９ｂとからなり、これらの小幅部９ａと大幅部９ｂを合わせた全体の高さ寸法をＨｂとするものである。なお、トランジション層９の表面は、絶縁樹脂６との接合強度を高めるために粗化処理されており、図示の例では、粗化処理が施された加工面を鋸歯状の波線で示してある。
【０００５】
トランジション層９は、銅等の良導電性素材で形成されており、トランジション層９の径寸法（ただし図面に正対したときの横幅寸法：Ｄｃ）は、ダイパッド７の上に形成された穴８ａの開口径（Ｄａ）よりも大きく（Ｄｃ＞Ｄａ）設定されている。このことは、同引用文献１の図面（特に第６図）の記載、及び、同引用文献１の段落〔００３７〕の記載（特に“ＩＣチップのパッド上により大きな径のトランジション層を介在させる”）からも明らかである。
【０００６】
そして、図示の電子部品内蔵型多層基板１は、このような構造を有する１層目の上に、所定厚さ寸法の絶縁層１０を積層してその絶縁層１０に所要数のバイアホール１１と所要形状の導体回路１２とを形成して２層目となし、さらに、その２層目の上に、所定厚さ寸法の絶縁層１３をさらに積層してその絶縁層１３に所要数のバイアホール１４と所要形状の導体回路１５とを形成して３層目となし、且つ、最上層の導体回路１５に、例えば、ドータボード等の外部基板と接続するための半田バンプ１６を形成し、それらの半田バンプ１６の形成箇所を除く最上層表面全体を絶縁膜１７で被膜して構成されている。
【０００７】
＜第２の従来例：たとえば、特許文献２参照＞
第２の従来例として、トランジション層９の径寸法（Ｄｃ）を、ダイパッド７の上に形成された穴８ａの開口径（Ｄａ）“以上”とするものが知られている。具体的には、同引用文献２の「請求項２」に記載されているとおり、“トランジション層の幅は、パッドの幅の１．０〜３０倍である”と規定するものである。かかる規定の数値限定の“１．０”に着目すれば、「トランジション層の幅＝パッドの幅の１．０倍」となるから、このことは、上記の第１の従来例におけるトランジション層９の径寸法（Ｄｃ）と、ダイパッド７の上に形成された穴８ａの開口径（Ｄａ）とを等値（Ｄｃ＝Ｄａ）とすることを意味する。
【０００８】
＜第３の従来例：たとえば、特許文献３参照＞
第３の従来例には、半導体チップに形成されたボンディングパッドにスタッドバンプを形成し、その半導体チップをプリント基板の凹部に実装した後、凹部に絶縁樹脂を充填して半導体チップを埋め込み、レーザ等により穴開け加工してスタッドバンプの頭を樹脂層から露出させるようにした技術が記載されている。
【０００９】
【特許文献１】
特開２００１−３３９１６５号公報（〔００１７〕−〔００１９〕、〔００３７〕、第６図）
【特許文献２】
特開２００１−３５２１７４号公報（〔請求項２〕）
【特許文献３】
特許第２８４２３７８号公報（〔００１６〕−〔００２０〕、第１、３図）
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の第１〜第３の従来例にあっては、以下の問題点を抱えている。
（１）第１の従来例では、トランジション層（の径Ｄｃ）＞パット（の径Ｄａ）であるため、トランジション層のエッジとパッシベーション層との接点を起点に亀裂が生じやすく、この亀裂がパッシベーションを通過して半導体基板に達した場合に、ダイに対するダメージが発生するという問題点がある。
（２）第２の従来例では、トランジション層（の径Ｄｃ）≧パット（の径Ｄａ）であり、特に、Ｄｃ＝Ｄａの条件では、ダイに対するダメージは発生しないが、トランジション層とパットを同じ幅で形成することは非常に困難であり、実用的でないという問題点がある。
（３）第３の従来例では、バンプ搭載領域以外のダイパット部分（平坦度の高いダイパット部分）が樹脂層と接することになるため、めっきやデスミア処理時に処理液がバンプの壁面を通じてダイパットと樹脂層の界面に侵入しやすく、剥離が生じるという問題がある。
【００１１】
したがって、本発明の目的は、上記の問題点のうち、特に、トランジション層のエッジとパッシベーション層との接点を起点に亀裂が生じてダイダメージが発生すること、及び、処理液がバンプの壁面を通じてダイパットと樹脂層の界面に侵入し剥離が生じることは、どちらも新規の知見であり、いずれの先行技術でも述べられていないに着目し、これらの課題を同時に解決し、以て信頼性の高い接続構造を有する電子部品内蔵型多層基板を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するために、樹脂層に埋設された電子部品と、該電子部品のパッド上に形成されたトランジション層と、前記パッドを被覆するパッシベーション膜と、前記トランジション層上に形成されたバイアホールと、該バイアホールを介して前記トランジション層に接続された配線層とを具備する電子部品内蔵型基板において、前記トランジション層の径を、前記パッドの径より小さく、且つ前記パッドを被覆するパッシベーション膜の開口径より大きく設定したことを特徴とするものである。
本発明では、トランジション層の径がパッドの径より小さく且つパッドの周縁を被覆するパッシベーション膜の開口径より大きく設定されているので、トランジション層の角はパッド上に位置しない。このため、たとえ、トランジション層の下にパッシベーション膜があったとしても、上からのストレス（樹脂プレス時等で発生する力）に関わらず、パッシベーション膜及びその下の構造部材（Ｓｉ等）のクラック発生が回避される。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、実施の形態における電子部品内蔵型多層基板の断面図（ａ）及びその要部拡大断面図（ｂ）である。
これらの図において、電子部品内蔵型多層基板２１は、１層以上の多層構造を有している。以下、特に限定しないが、説明の便宜上、３層構造とする。１層目（発明の要旨に記載の任意層に相当）は、アルミ等を用いたヒートシンク板２２の上に、所定の高さ寸法Ｈａを有する銅等からなるコア基板２３を積層し、そのコア基板２３に形成された凹部（又は窪みもしくはキャビティ）２４に任意の電子部品２５を入れて、その電子部品２５の底面とヒートシンク板２２の間を接着剤で固定した後、凹部２４の隙間に絶縁樹脂２６を充填して封止している。
【００１４】
本実施の形態における電子部品２５は、その上面２５ａに形成された任意数（図では便宜的に３個）のダイパッド（又は電極もしくは端子）２７を有すると共に、該上面２５ａを覆って形成されたパッシベーション膜２８を有し、且つ、ダイパッド２７の各々の表面の一部を露出させるようにパッシベーション膜２８に穴２８ａを開け、その穴２８ａを介してダイパッド２７に電気的に接続する所定の高さ寸法Ｈｂの、銅等の良導電性素材で形成されたトランジション層２９を有する。
【００１５】
トランジション層２９は、その高さ全体にわたって幅寸法が略同等の形状、たとえて言えば、アルファベットの“Ｉ”の文字に似た形状を有しており、具体的には、例えば、トランジション層２９の高さ寸法をＨｂとしたとき、その幅寸法Ｄｄは、高さ寸法Ｈｂの全体にわたって、ダイパッド２７の径Ｄｅよりも小さく（Ｄｅ＞Ｄｄ）、且つ、パッシベーション膜２８に開けられた穴２８ａの開口寸法Ｄｆよりも大きく（Ｄｆ＜Ｄｄ）なるように揃えられており、要するに、Ｄｅ＞Ｄｄ、且つ、Ｄｆ＜Ｄｄの関係を有する寸胴型の断面形状を有している。また、本実施の形態におけるトランジション層２９の表面は、絶縁樹脂２６との接合強度を高めるために粗化処理されており、図示の例では、粗化処理が施された加工面を鋸歯状の波線で示してある。
【００１６】
図示の電子部品内蔵型多層基板２１は、このような構造を有する１層目の上に、所定厚さ寸法の絶縁層３０を積層してその絶縁層３０に所要数のバイアホール３１と所要形状の導体回路３２とを形成して２層目となし、さらに、その２層目の上に、所定厚さ寸法の絶縁層３３をさらに積層してその絶縁層３３に所要数のバイアホール３４と所要形状の導体回路３５とを形成して３層目となし、且つ、最上層の導体回路３５に、例えば、ドータボード等の外部基板と接続するための半田バンプ３６を形成し、それらの半田バンプ３６の形成箇所を除く最上層表面全体を絶縁膜３７で被膜して構成されている。
【００１７】
上記の電子部品２５は、以下の工程により製造される。なお、ここでは、ＩＣチップの製造工程を例にするが、これに限定されない。たとえば、抵抗、コンデンサ、コイルなどの受動部品又はそれらを含むものであってもよい。
＜図２（ａ）＞
まず、シリコンウェハ４１の上に公知の方法によりダイパッド２７を形成する。ダイパッド２７の大きさはＤｅである。
＜図２（ｂ）＞
次に、ダイパッド２７を覆って所定厚さのパッシベーション膜２８を形成し、そのパッシベーション膜２８に穴２８ａを開けて全てのダイパッド２７を露出させる。穴２８ａの開口寸法は、ダイパッド２７の大きさ（Ｄｅ）より小さいＤｆである。
【００１８】
＜図３（ａ）〜（Ｃ）＞
次に、パッシベーション膜２８の全体を覆ってレジスト層４２を形成する。そして、そのレジスト層４２の上に所定の大きさ（Ｄｄ）の開口４３ａを有する露光マスク４３を載置して、露光、現像を行い、レジスト層４２に開口部４２ａを形成する。
＜図３（ｄ）＞
次に、レジスト層４２の開口部４２ａとパッシベーション膜２８の穴２８ａの中に、ボンダー又はメッキ等によってトランジション層２９を形成する。トランジション層２９の素材は、銅、ニッケル、金、銀、亜鉛、鉄などの中から任意に選択できるが、後工程において上位層に形成される導体層（バイアホール３１）の素材が銅であるとすると、親和性の点でトランジション層２９の素材も同じもの（銅）とすることが好ましい。
【００１９】
ここで、露光マスク４３の開口４３ａの大きさ（Ｄｄ）は、パッシベーション膜２８に形成された穴２８ａの開口寸法Ｄｆよりも大きく（Ｄｆ＜Ｄｄ）且つダイパッド２７の径Ｄｅよりも小さく（Ｄｅ＞Ｄｄ）しなければならない。
【００２０】
＜図４（ａ）〜（ｃ）＞
次に、残りのレジスト層４２を除去してトランジション層２９を露出させ、その露出面２９ａに、たとえば、メルテックス製ＣＺ８１００等の粗化液を吹き付けるなどして当該露出面２９ａを粗化処理する。なお、露出面２９ａの粗化処理の粗さ（凹凸）のピークｔｏピークをＲｚとするとき、Ｒｚは０．１〜４μｍ程度（好ましくは、Ｒｚ＝０．５〜２μｍ程度）とすることが望ましい。
＜図５（ａ）、（ｂ）＞
最後に、シリコンウェハ４１を所望の大きさに切断して、各断片を電子部品２５とし、それを任意層（本実施の形態では便宜的に１層目）に埋め込んで、図１の電子部品内蔵型多層基板２１を製作する。
【００２１】
以上のとおり、本実施の形態の電子部品内蔵型多層基板２１においては、トランジション層２９の径（Ｄｄ）を、パッド２７の径（Ｄｅ）より小さく、且つ、パッシベーション膜２８の開口径（Ｄｆ）より大きくし、つまり「Ｄｅ＞Ｄｄ＞Ｄｆ」の関係としたから、上位層を積層する際の加圧力（図１（ｂ）の白抜き矢印参照）がトランジション層２９に加えられた場合でも、トランジション層２９の幅方向に均一の力が加えられるため、応力集中を生じることがない。したがって、パッシベーション膜２８のクラックを回避でき、電子部品２５の信頼性を高めることができるという特有の効果が得られる。
【００２２】
なお、上記の実施の形態では、コア基板２３の高さ寸法とほぼ同等の高さ寸法Ｈｂを有するトランジション層２９を例にしたが、これに限定されない。たとえば、Ｈｂよりも遙かに小さい高さ寸法Ｈｂ′を有する薄膜状のトランジション層２９ｂとしてもよい（図６（ａ）参照）。このようにした場合は、たとえば、そのトランジション層２９ｂの上に積層した絶縁樹脂層４４にバイアホール４５を形成し、このバイアホール４５と薄膜状のトランジション層２９ｂとを介して、上位層のバイアホール３１（図１（ａ）参照）と電子部品２５のダイパッド２７との間を接続すればよい。
【００２３】
また、以上の例では、電子部品２５のダイパッド２７の上に直接的にトランジション層２９（又は２９ｂ）を形成しているが、間に導電膜を挟んで間接的に形成してもよい。すなわち、ダイパッド２７／導電膜／トランジション層２９（又は２９ｂ）という構造にしてもよい。この場合、導電膜としては、銅、金、銀、錫、クロム、チタン、ニッケル、亜鉛、コバルトなどの中から選択することができる。また、その導電膜の形成はスパッタ法又はメッキによって行うことができ、導電膜の厚さは０．０１〜１．０μｍとすることができる。
【００２４】
【発明の効果】
本発明によれば、トランジション層の径がパッドの径より小さく且つパッドの周縁を被覆するパッシベーション膜の開口径より大きく設定されているので、トランジション層の角はパッド上に位置しない。このため、たとえ、トランジション層の下にパッシベーション膜があったとしても、上からのストレス（樹脂プレス時等で発生する力）に関わらず、パッシベーション膜及びその下の構造部材（Ｓｉ等）のクラック発生を回避できる。また、トランジション層の表面を粗化処理することにより、絶縁樹脂との結合を強固にして剥がれ等を回避することができる。
【図面の簡単な説明】
【図１】実施の形態における電子部品内蔵型多層基板の断面図（ａ）及びその要部拡大断面図（ｂ）である。
【図２】実施の形態における電子部品の製造工程図（その１）である。
【図３】実施の形態における電子部品の製造工程図（その２）である。
【図４】実施の形態における電子部品の製造工程図（その３）である。
【図５】実施の形態における電子部品の製造工程図（その４）である。
【図６】実施の形態における電子部品内蔵型多層基板の変形例を示すその要部拡大断面図である。
【図７】従来の電子部品内蔵型多層基板の一例を示すその断面図（ａ）及びその要部拡大断面図（ｂ）である。
【符号の説明】
２１ 電子部品内蔵型多層基板
２４ キャビティ
２５ 電子部品
２７ ダイパッド（パッド）
２８ パッシベーション膜
２９ トランジション層
３１ バイアホール
３２ 導体回路（配線層）
Claims (3)
- 樹脂層に埋設された電子部品と、該電子部品のパッド上に形成されたトランジション層と、前記パッドを被覆するパッシベーション膜と、前記トランジション層上に形成されたバイアホールと、該バイアホールを介して前記トランジション層に接続された配線層とを具備する電子部品内蔵型基板において、
前記トランジション層の径（Ｄｄ）を、前記パッドの径（Ｄｅ）より小さく、且つ前記パッドを被覆するパッシベーション膜の開口径（Ｄｆ）より大きく設定したことを特徴とする電子部品内蔵型多層基板。 - 前記トランジション層は、前記樹脂層との接触面に粗化部を有することを特徴とする請求項１記載の電子部品内蔵型多層基板。
- 樹脂層に埋設された電子部品と、該電子部品のパッド上に形成されたトランジション層と、前記パッドを被覆するパッシベーション膜と、前記トランジション層上に形成されたバイアホールと、該バイアホールを介して前記トランジション層に接続された配線層とを具備する電子部品内蔵型基板において、
前記トランジション層の径を、前記パッドを被覆するパッシベーション膜の開口径より小さく設定すると共に、前記樹脂層との接触面に粗化部を有することを特徴とする電子部品内蔵型多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003075977A JP4638657B2 (ja) | 2003-03-19 | 2003-03-19 | 電子部品内蔵型多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003075977A JP4638657B2 (ja) | 2003-03-19 | 2003-03-19 | 電子部品内蔵型多層基板 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008310115A Division JP4759041B2 (ja) | 2008-12-04 | 2008-12-04 | 電子部品内蔵型多層基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004288711A true JP2004288711A (ja) | 2004-10-14 |
| JP4638657B2 JP4638657B2 (ja) | 2011-02-23 |
Family
ID=33291142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003075977A Expired - Lifetime JP4638657B2 (ja) | 2003-03-19 | 2003-03-19 | 電子部品内蔵型多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4638657B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259500B2 (en) * | 2004-07-14 | 2007-08-21 | Murata Manufacturing Co., Ltd. | Piezoelectric device |
| JP2008205124A (ja) * | 2007-02-19 | 2008-09-04 | Fujikura Ltd | 電子部品内蔵型配線基板及びその製造方法 |
| JP2008244029A (ja) * | 2007-03-27 | 2008-10-09 | Ngk Spark Plug Co Ltd | 部品内蔵配線基板、配線基板内蔵用部品 |
| JP2009027125A (ja) * | 2007-06-21 | 2009-02-05 | Ngk Spark Plug Co Ltd | 配線基板内蔵用部品及びその製造方法、配線基板 |
| WO2010010911A1 (ja) * | 2008-07-23 | 2010-01-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR101391040B1 (ko) * | 2007-08-09 | 2014-04-30 | 삼성전자주식회사 | 인쇄회로 기판 및 그 제조 방법과 그를 이용한 전자 기기 |
| US10014263B2 (en) | 2013-06-26 | 2018-07-03 | Intel Corporation | Package assembly for embedded die and associated techniques and configurations |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5412002B1 (ja) | 2013-09-12 | 2014-02-12 | 太陽誘電株式会社 | 部品内蔵基板 |
-
2003
- 2003-03-19 JP JP2003075977A patent/JP4638657B2/ja not_active Expired - Lifetime
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7259500B2 (en) * | 2004-07-14 | 2007-08-21 | Murata Manufacturing Co., Ltd. | Piezoelectric device |
| JP2008205124A (ja) * | 2007-02-19 | 2008-09-04 | Fujikura Ltd | 電子部品内蔵型配線基板及びその製造方法 |
| JP2008244029A (ja) * | 2007-03-27 | 2008-10-09 | Ngk Spark Plug Co Ltd | 部品内蔵配線基板、配線基板内蔵用部品 |
| JP2009027125A (ja) * | 2007-06-21 | 2009-02-05 | Ngk Spark Plug Co Ltd | 配線基板内蔵用部品及びその製造方法、配線基板 |
| KR101391040B1 (ko) * | 2007-08-09 | 2014-04-30 | 삼성전자주식회사 | 인쇄회로 기판 및 그 제조 방법과 그를 이용한 전자 기기 |
| US8304915B2 (en) | 2008-07-23 | 2012-11-06 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| CN102106198B (zh) * | 2008-07-23 | 2013-05-01 | 日本电气株式会社 | 半导体装置及其制造方法 |
| TWI402017B (zh) * | 2008-07-23 | 2013-07-11 | Nec Corp | 半導體裝置及其製造方法 |
| JP5378380B2 (ja) * | 2008-07-23 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| WO2010010911A1 (ja) * | 2008-07-23 | 2010-01-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US10014263B2 (en) | 2013-06-26 | 2018-07-03 | Intel Corporation | Package assembly for embedded die and associated techniques and configurations |
| US10304785B2 (en) | 2013-06-26 | 2019-05-28 | Intel Corporation | Package assembly for embedded die and associated techniques and configurations |
| US10522483B2 (en) | 2013-06-26 | 2019-12-31 | Intel Corporation | Package assembly for embedded die and associated techniques and configurations |
| DE102014108328B4 (de) | 2013-06-26 | 2022-06-30 | Intel Corporation | Gehäusebaugruppe für eingebettete chips und verfahren zum herstellen einer solchen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4638657B2 (ja) | 2011-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4361826B2 (ja) | 半導体装置 | |
| JP4431123B2 (ja) | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 | |
| JP3670917B2 (ja) | 半導体装置及びその製造方法 | |
| JP4208631B2 (ja) | 半導体装置の製造方法 | |
| JP4171499B2 (ja) | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 | |
| US9226382B2 (en) | Printed wiring board | |
| US8177577B2 (en) | Printed wiring board having a substrate with higher conductor density inserted into a recess of another substrate with lower conductor density | |
| US20080308308A1 (en) | Method of manufacturing wiring board, method of manufacturing semiconductor device and wiring board | |
| JPH0936549A (ja) | ベアチップ実装用プリント基板 | |
| JP2004343030A (ja) | 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール | |
| KR100335454B1 (ko) | 반도체칩 모듈용 다층 회로기판 및 그의 제조방법 | |
| JP7249907B2 (ja) | 配線基板の製造方法及び積層構造 | |
| JP4070470B2 (ja) | 半導体装置用多層回路基板及びその製造方法並びに半導体装置 | |
| JP2008124247A (ja) | 部品内蔵基板及びその製造方法 | |
| JP4170266B2 (ja) | 配線基板の製造方法 | |
| KR100658022B1 (ko) | 회로 장치의 제조 방법 | |
| JP2005223223A (ja) | 半導体ｉｃ内蔵基板及びその製造方法、並びに、半導体ｉｃ内蔵モジュール | |
| JP4759041B2 (ja) | 電子部品内蔵型多層基板 | |
| JP4638657B2 (ja) | 電子部品内蔵型多層基板 | |
| KR100639737B1 (ko) | 회로 장치의 제조 방법 | |
| KR101442423B1 (ko) | 전자부품 내장기판 제조 방법 및 전자부품 내장기판 | |
| JP2009004813A (ja) | 半導体搭載用配線基板 | |
| TWI658557B (zh) | 線路載板及其製造方法 | |
| JP2004266271A (ja) | 電子部品の実装体及びその製造方法 | |
| KR101162506B1 (ko) | 반도체 패키지 제조용 인쇄회로기판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080731 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081007 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081204 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081211 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101126 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4638657 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |