KR101442423B1

KR101442423B1 - 전자부품 내장기판 제조 방법 및 전자부품 내장기판

Info

Publication number: KR101442423B1
Application number: KR1020130096648A
Authority: KR
Inventors: 김홍원; 이석규; 이태곤; 강병학; 변정수; 유연섭; 윤상미
Original assignee: 삼성전기주식회사
Priority date: 2013-08-14
Filing date: 2013-08-14
Publication date: 2014-09-17
Also published as: US20160212856A1; JP5886335B2; JP2015037185A; US20150049445A1

Abstract

본 발명은 전자부품 내장기판 제조 방법 및 전자부품 내장기판에 관한 것이다. 본 발명의 하나의 실시예에 따라, 코어기판에 형성된 캐비티에 전자부품을 삽입하는 단계; 전자부품이 삽입된 코어기판의 일측 상에 제1 절연층을 적층하는 단계; 제1 절연층의 적층방향과 반대인 코어기판의 타측에서 표면처리를 수행하여 적어도 제1 절연층의 노출면의 표면조도를 향상시키는 단계; 및 표면조도가 향상된 제1 절연층의 노출면과 접합되게 코어기판의 타측 상에서 제2 절연층을 적층하는 단계;를 포함하여 이루어지는 전자부품 내장기판 제조 방법이 제안된다. 또한, 전자부품 내장기판이 제안된다.

Description

전자부품 내장기판 제조 방법 및 전자부품 내장기판{METHOD FOR MANUFACTURING ELECTRONIC COMPONENT EMBEDDING SUBSTRATE AND ELECTRONIC COMPONENT EMBEDDING SUBSTRATE}

본 발명은 전자부품 내장기판 제조 방법 및 전자부품 내장기판에 관한 것이다.

전자산업의 발달에 따라 전자부품의 고기능화, 소형화 요구가 점차 늘어나는 추세이다. 특히 개인 휴대단말기의 경박단소화를 바탕으로 하는 시장의 흐름이 인쇄회로기판의 경박단소화 추세로 이어지고 있으며, 제한된 면적에 더욱 많은 기능을 부여하려는 노력이 지속적으로 이루어지고 있다. 이에 따라, 차세대 다기능성 및 소형 패키지 기술의 일환으로써 전자 부품 내장 기판의 개발이 주목받고 있다.

종래방식의 전자부품의 내장방식을 살펴보면, 코어층 회로를 형성한 기판에 부품을 실장할 캐비티(cavity)를 형성하고, 캐비티 하단을 테이핑(taping)한 후 캐비티 내부에 전자부품을 내장한다. 캐비티 상층과 하층에 빌드-업(build-up)층을 순차적으로 형성하고, 빌드-업 층에서 비아를 통하여 전자부품의 패드와 전기적 연결을 하여 전자부품 내장기판을 제작한다.

이때, 종래 방식과 같이 캐비티 내에 부품을 실장하고, 순차 적층 방식, 즉 한쪽 면을 절연수지로 1차 적층한 후 반대면에서 2차 적층하는 방식을 적용하여 내장기판을 만들 경우, 순차 적층된 수지가 동시에 성형되지 않았기 때문에 1차 적층 수지면과 2차 적층 수지면의 접합력이 상대적으로 취약하게 된다.

저 CTE 수지(Low CTE Resin)의 경우는 필러(Filler)의 양은 더욱 증가하여 상대적으로 수지의 접합력이 낮아, 1차 및 2차 적층 수지 계면에서의 박리가 문제될 수 있다.

대한민국 공개특허공보 제10-2001-0092431호 (2001년 10월 24일 공개)

전술한 문제를 해결하고자, 제1 절연재의 1차 적층 후, 제2 절연재와 접합계면을 이루게 되는 제1 절연재의 표면에 대해 표면처리를 수행하여 표면조도를 향상시킨 후, 제2 절연재로 2차 적층하여 접합계면에서의 접합력을 향상시키고자 한다.

전술한 문제를 해결하기 위하여, 본 발명의 제1 모습에 따라, 코어기판에 형성된 캐비티에 전자부품을 삽입하는 단계; 전자부품이 삽입된 코어기판의 일측 상에 제1 절연층을 적층하는 단계; 제1 절연층의 적층방향과 반대인 코어기판의 타측에서 표면처리를 수행하여 적어도 제1 절연층의 노출면의 표면조도를 향상시키는 단계; 및 표면조도가 향상된 제1 절연층의 노출면과 접합되게 코어기판의 타측 상에서 제2 절연층을 적층하는 단계;를 포함하여 이루어지는 전자부품 내장기판 제조 방법이 제안된다.

이때, 하나의 예에서, 제1 및 제2 절연층 간의 접합계면은 캐비티 내의 전자부품의 측면 구간에 형성된다.

또한, 하나의 예에서, 표면처리는 기계적 연마, 화학적 처리 또는 플라즈마 처리로 수행될 수 있다.

또 하나의 예에서, 표면조도를 향상시키는 단계에서, 표면처리는 제1 절연층의 노출면, 전자부품의 노출면의 적어도 일부 및 코어기판의 타측면의 적어도 일부에 대해 수행될 수 있다.

또한, 하나의 예에 따르면, 캐비티에 전자부품을 삽입하는 단계는: 캐비티가 형성된 코어기판을 준비하는 단계; 및 접착기재 상에 부착된 전자부품이 캐비티에 삽입되도록 코어기판의 타측에 접착기재를 부착하는 단계;를 포함하고, 표면처리를 수행하기 전에 코어기판의 타측에 부착된 접착기재가 제거될 수 있다.

또는, 다른 하나의 예에 따르면, 캐비티에 전자부품을 삽입하는 단계는: 캐비티가 형성된 코어기판을 준비하고 코어기판의 타측에 접착기재를 부착하는 단계; 및 캐비티에 전자부품을 삽입하여 접착기재 상에 부착하는 단계;를 포함하고, 표면처리를 수행하기 전에 코어기판의 타측에 부착된 접착기재가 제거될 수 있다.

또 하나의 예에 따르면, 제1 절연층을 적층하는 단계 이전에 코어기판의 일측 및 타측 표면 중 적어도 하나에 내층 회로패턴이 형성되고, 전자부품 내장기판 제조 방법은 제1 및 제2 절연층 중 적어도 어느 하나를 관통하여 전자부품과 전기적 연결되는 비아를 형성하고 제1 및 제2 절연층 중 적어도 어느 하나의 외측면에 외층 회로패턴을 형성하는 단계를 더 포함할 수 있다.

다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 모습에 따라, 캐비티가 구비된 코어기판; 캐비티에 삽입된 전자부품; 전자부품이 삽입된 코어기판의 일측 상에 적층된 제1 절연층; 제1 절연층의 적층방향과 반대인 코어기판의 타측 상에 적층된 제2 절연층; 및 캐비티 내에서 제1 절연층 및 제2 절연층이 접합되며 계면 조도가 향상된 접합계면;을 포함하는 전자부품 내장기판이 제안된다.

이때, 하나의 예에서, 접합계면은 캐비티 내의 전자부품의 측면 구간에 형성될 수 있다.

또한, 하나의 예에서, 제2 절연층과 접촉되는 전자부품 및 코어기판의 표면들 중 적어도 일부에 표면처리가 수행될 수 있다.

또 하나의 예에서, 코어기판의 일측 및 타측 중 적어도 하나 표면에 형성된 내층 회로패턴, 제1 및 제2 절연층 중 적어도 어느 하나를 관통하며 전자부품과 전기적 연결되는 비아 패턴 및 제1 및 제2 절연층 중 적어도 어느 하나의 외측면에 형성된 외층 회로패턴을 포함하는 회로패턴을 더 포함할 수 있다.

본 발명의 실시예에 따라, 제1 절연재의 1차 적층 후, 제2 절연재와 접합계면을 이루게 되는 제1 절연재의 표면에 대해 표면처리를 수행하여 표면조도를 향상시킨 후, 제2 절연재로 2차 적층하여 접합계면에서의 접합력을 향상시킬 수 있다.

본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.

도 1a 내지 1e는 본 발명의 하나의 실시예에 따른 전자부품 내장기판 제조 방법의 각 단계를 개략적으로 나타낸 도면이다.
도 2a는 본 발명의 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.
도 2b는 본 발명의 또 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.

전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.

본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.

본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.

본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.

전자부품 내장기판 제조 방법

본 발명의 제1 모습에 따른 전자부품 내장기판 제조 방법을 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.

도 1a 내지 1e는 본 발명의 하나의 실시예에 따른 전자부품 내장기판 제조 방법의 각 단계를 개략적으로 나타낸 도면이고, 도 2a는 본 발명의 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이고, 도 2b는 본 발명의 또 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.

도 1a 내지 1e를 참조하면, 하나의 예에 따른 전자부품 내장기판 제조방법은 전자부품 삽입 단계(도 1a 참조), 제1 절연층 적층 단계(도 1b 참조), 표면처리 단계(도 1c 및 1d 참조) 및 제2 절연층 적층 단계(도 1e 참조)를 포함하여 이루어질 수 있다. 도시되지 않았으나, 또 하나의 예에 따라, 외층 회로패턴 형성 단계를 더 포함할 수 있다.

먼저, 도 1a를 참조하면, 전자부품 삽입 단계에서는, 코어기판(10)에 형성된 캐비티(11)에 전자부품(30)이 삽입된다. 본 발명에서 전자부품(30)은 수동소자, 능동소자, 반도체 칩 등일 수 있다. 예컨대, 전자부품(30)은 커패시터, 인덕터 등과 같은 수동소자일 수 있다. 이때, 도시되지 않았으나, 전자부품(30)은 캐비티(11)에 삽입되는 방향을 기준으로 상부 또는/및 하부 측에 전극 또는 도전패드를 구비하고 있다. 코어기판(10)은 당해 기술분야에서 이미 공지되거나 또는 향후 개발되는 기판재료를 이용하여 형성될 수 있다. 예컨대, CCL(Copper Clad Laminate), PPG, ABF(Ajimoto Build-up Film), 에폭시, 폴리이미드 등의 재료가 사용될 수 있다.

또한, 예를 들어, 코어기판(10)의 상하부에는 금속박, 예컨대 동박이 형성되거나 또는 내층 회로패턴(20)이 형성될 수 있다. 예컨대, 코어기판(10)의 일측 및 타측 표면 중 적어도 하나에 내층 회로패턴(20)이 형성될 수 있다. 예컨대, 도 1a를 참조하면, 코어기판(10)은 관통홀(10a)에 충전된 관통비아(20a) 및 표면 상에 형성된 내층 회로패턴(20)을 포함할 수 있다.

예컨대, 전자부품 삽입 단계는 접착기재에 부착된 전자부품(30)을 코어기판(10)의 캐비티(11)에 삽입하는 방식과 코어기판(10)의 타측에 접착기재(40)가 부착되어 일측이 막힌 캐비티(11)에 전자부품(30)을 삽입하는 방식이 있다. 이때, 코어기판(10)의 타측은 이후 공정에서 제1 절연층(50)이 적층되는 방향과 반대측을 말한다. 예컨대, 이때 코어기판(10)의 타측에 부착된 접착기재(40)는 다음에서 설명될 표면처리 공정 직전 또는 이전에 제거될 수 있다. 즉, 표면처리를 수행하기 전에 그리고 코어기판(10)의 일측에 제1 절연층(50) 적층 후 코어기판(10)의 타측에 부착된 접착기재(40)가 제거될 수 있다.

도시되지 않았으나, 전자에 따르면, 전자부품 삽입 단계는 캐비티(11)가 형성된 코어기판(10)을 준비하는 단계 및 접착지재 상에 부착된 전자부품(30)을 캐비티(11)에 삽입시키는 단계를 포함하고 있다. 이때, 전자부품(30)을 캐비티(11)에 삽입시키기 위해서는 접착기재(40) 상에 부착된 전자부품(30)이 캐비티(11) 내로 삽입되도록 코어기판(10)의 타측과 전자부품(30)이 부착된 접착기재(40)의 상면을 접착시킨다. 예컨대, 코어기판(10)의 타측을 접착기재(40)의 상면 상에 부착시키거나 코어기판(10)의 타측에 접착기재(40)의 상면을 부착시킨다. 접착기재(40)의 상면은 전자부품(30)이 부착되어 있는 표면을 말한다. 코어기판(10)의 타측과 전자부품(30)이 부착된 접착기재(40)의 상면을 접착시킬 때 전자부품(30)이 코어기판(10)의 캐비티(11)의 타측방향으로 삽입된다.

도시되지 않았으나, 후자에 따르면, 전자부품 삽입 단계는 캐비티(11) 형성된 코어기판(10) 타측에 접착기재(40)를 부착하는 단계 및 전자부품(30)을 캐비티(11) 내의 접착기재(40) 상에 부착하는 단계를 포함하고 있다. 이때, 코어기판(10)에 캐비티(11)를 형성하고, 코어기판(10)의 타측에 접착기재(40)를 부착한다. 다음으로, 캐비티(11)의 오픈 방향에서 전자부품(30)을 삽입시켜 캐비티(11) 내부 바닥면을 이루는 접착기재(40) 상에 전자부품(30)이 부착되도록 한다.

예컨대, 도 1a를 참조하면, 전자부품 삽입 단계에서, 접착기재(40)를 이용하는 경우, 캐비티(11)에서의 접착기재(40)의 표면 높이를 조절함으로써 제1 절연층(50)과 제2 절연층(60)의 접합계면(50a)의 높이를 필요에 따라 전자부품(30)의 표면 및 측면 등으로 조절할 수 있다. 예컨대, 캐비티(11) 내의 전자부품(30)과 캐비티(11) 사이의 공간에서의 접착기재(40) 표면 높이가 전자부품(30)의 접촉면 높이보다 높게 할 수 있다.

다음으로, 도 1b를 참조하면, 제1 절연층 적층 단계에서는 전자부품(30)이 삽입된 코어기판(10)의 일측 상에 제1 절연층(50)이 적층된다. 제1 절연층(50)의 재료는 기판에 사용되는 공지의 절연재료일 수 있고, 또는 향후 개발될 기판용 절연재료의 사용이 배제되지 않는다. 예컨대, PPG, ABF(Ajimoto Build-up Film), 에폭시 수지, 폴리이미드 수지 등이 사용될 수 있다.

예컨대, 제1 절연층(50)의 적층 시 반경화 상태의 절연재료를 적층한 후 압착시켜 절연재료가 캐비티(11)와 전자부품(30) 사이 공간으로 침투하여 채워지도록 할 수 있다. 예컨대, 이때, 반경화 정도 내지 압착 강도를 조절함으로써, 이후 공정에서 제2 절연층(60)의 적층에 따른 제1 절연층(50)과 제2 절연층(60) 사이의 접합계면(50a)의 높이가 전자부품(30)의 측면 구간에 위치되도록 할 수 있다.

또한, 예컨대, 제1 절연층 적층 단계 이전에 코어기판(10)의 일측 및 타측 표면 중 적어도 하나에 내층 회로패턴(20)이 형성될 수 있다. 예컨대, 이때, 제1 절연층(50)은 내층 회로패턴(20)이 형성된 코어기판(10) 상에 적층될 수 있다.

또한, 도시되지 않았으나, 하나의 예에서, 제1 절연층(50) 적층 후에 비아 및/또는 외층 회로패턴을 형성하는 단계가 더 포함될 수 있다. 도시되지 않았으나, 이때, 비아는 제1 절연층(50)을 관통하여 전자부품(30)과 전기적 연결되도록 형성될 수 있다. 또한, 도시되지 않았으나, 외층 회로패턴은 제1 절연층(50)의 외측면 상에 형성될 수 있다. 예컨대, 제1 절연층(50) 적층 시 금속박, 예컨대 동박이 적층된 절연층이 코어기판(10)의 일측에 적층되고, 이때, 동박이 가공되어 외층 회로패턴이 형성될 수 있다.

다음, 도 1c 및 1d를 참조하면, 표면처리 단계에서는 제1 절연층(50)의 적층방향과 반대인 코어기판(10)의 타측에서 표면처리를 수행하여 적어도 제1 절연층(50)의 노출면의 표면조도를 향상시킨다. 제1 절연층(50)의 노출면은 이후 공정에서 제2 절연층(60)과 접합되므로, 제1 절연층(50)과 제2 절연층(60) 사이의 계면 접합력을 높이기 위해 제1 절연층(50)의 노출면에 대해 표면조도를 개선시킨다. 도 1d에서 도면부호 50a는 표면처리된 제1 절연층(50)의 노출면이다. 표면조도를 개선시키는 방법은 기존의 공지의 방법들이 사용될 수 있고, 향후 개발되는 표면처리 방법의 사용을 배제하지 않는다. 예컨대, 표면조도는 일반적으로 평균 표면조도 Ra=1㎛ 이하가 적당하나, 접합되는 절연층 종류에 따라 그 크기가 조절될 수 있다.

예컨대, 하나의 예에서, 표면처리는 기계적 연마, 화학적 처리 또는/및 플라즈마 처리로 수행될 수 있다. 제1 절연층(50)의 노출면에 대해 화학적 표면처리, 플라즈마 처리 등을 통하여 표면조도를 향상시켜 표면을 활성화시킨 계면(50a)을 만든 후, 이후 공정에서 제2 절연층(60)을 적층하여 제1 절연층(50)과 제2 절연층(60) 사이의 계면 접합력을 향상시킬 수 있다. 또한, 절연층(50)의 노출면의 표면조도를 향상시키기 위하여 미세한 파우더를 이용한 기계적 연마 방법 등도 활용할 수 있다.

예컨대, 도 1c를 참조하면, 표면처리 단계에서, 표면처리는 제1 절연층(50)의 노출면, 전자부품(30)의 노출면의 적어도 일부 및 코어기판(10)의 타측면의 적어도 일부에 대해 수행될 수 있다. 즉, 이후 공정에서 제2 절연층(60)의 적층 시 제1 절연층(50)과의 접합계면(50a) 뿐만 아니라 전자부품(30)의 노출과의 접합면 및/또는 코어기판(10)의 타측면과의 접합면에서의 밀착력이 확보되도록 표면처리가 수행될 수 있다. 예컨대, 전자부품(30)의 노출면은 전극과 절연표면을 포함할 수 있고, 이때, 전자부품(30)의 전극, 전자부품(30)의 절연표면 또는 전극 및 절연표면에 대해 표면처리가 이루어질 수 있다. 즉, 표면처리를 통해 전자부품(30)의 표면까지 표면조도를 향상시켜 전자부품(30)과 제2 절연층(60)과의 접합력도 향상시킬 수 있다. 또한, 코어기판(10)의 타측면의 절연표면, 타측면 상의 내층 회로패턴(20) 중의 적어도 일부 또는 전부에 표면처리가 이루어질 수 있다.

다음, 도 1e를 참조하면, 제2 절연층 적층 단계에서는 표면조도가 향상된 제1 절연층(50)의 노출면과 접합되게 코어기판(10)의 타측 상에서 제2 절연층(60)이 적층된다. 제2 절연층(60)의 재료는 기판에 사용되는 공지의 절연재료일 수 있고, 또는 향후 개발될 기판용 절연재료의 사용이 배제되지 않는다. 제2 절연층(60)의 재료로는 제1 절연층(50)과 동일한 재료가 사용될 수 있고, 또는 다른 절연재료가 사용될 수도 있다. 제2 절연층(60)의 재료로, 예컨대, PPG, ABF(Ajimoto Build-up Film), 에폭시 수지, 폴리이미드 수지 등이 사용될 수 있다.

예들 들면, 제2 절연층(60) 적층 시, 반경화 상태의 절연재료를 코어기판(10)의 타측에서 적층하여 압착시켜 제1 절연층(50)의 표면처리된 노출면과 밀착되게 접합되도록 할 수 있다.

도 1e, 2a 및/또는 2b를 참조하면, 예컨대, 제1 및 제2 절연층(50, 60) 간의 접합계면(50a)은 캐비티(11) 내의 전자부품(30)의 측면 구간에 형성된다. 예컨대, 전자부품(30) 부착된 접착기재(40) 영역 주위의 높이를 조절하거나 제1 절연층(50)의 반경화 정도 및/또는 압착 강도 등을 조절함으로써 제1 및 제2 절연층(50, 60) 간의 접합계면(50a)의 높이가 전자부품(30)의 측면 구간에 위치되도록 할 수 있다. 즉, 도 2b에 도시된 바와 같이 전자부품(30)의 측면의 중간부위에 또는 도 1e 또는 2a에 도시된 바와 같이 전자부품(30)의 측면 하단보다 높은 위치 또는 측면 상단보다 낮은 위치에 위치되도록 할 수 있다.

예컨대, 도시되지 않았으나, 제2 절연층(60) 적층 후에 비아 및/또는 외층 회로패턴을 형성하는 단계가 더 포함될 수 있다. 도시되지 않았으나, 이때, 비아는 제2 절연층(60)을 관통하여 전자부품(30)과 전기적 연결되도록 형성될 수 있다. 또한, 도시되지 않았으나, 외층 회로패턴은 제2 절연층(60)의 외측면 상에 형성될 수 있다. 예컨대, 제2 절연층(60) 적층 시 금속박, 예컨대 동박이 적층된 절연층이 코어기판(10)의 타측에 적층되고, 이때, 동박이 가공되어 외층 회로패턴이 형성될 수 있다.

전자부품 내장기판

다음으로, 본 발명의 제2 모습에 따른 전자부품 내장기판을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 모습의 실시예에 따른 전자부품 내장기판 제조 방법들이 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.

도 1e는 본 발명의 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이고, 도 2a는 본 발명의 또 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이고, 도 2b는 본 발명의 또 하나의 실시예에 따른 전자부품 내장기판을 개략적으로 나타낸 도면이다.

도 1e, 2a 및/또는 2b를 참조하면, 하나의 예에 따른 전자부품 내장기판은 코어기판(10), 전자부품(30), 제1 절연층(50), 제2 절연층(60) 및 접합계면(50a)을 포함하여 이루어질 수 있다. 이때, 접합계면(50a)은 제1 및 제2 절연층(50, 60) 사이의 접합면이다. 또한, 하나의 예에 따르면, 전자부품 내장기판은 회로패턴을 더 포함할 수 있다. 각 구성들을 구체적으로 살펴본다.

먼저, 도 1e, 2a 및/또는 2b를 참조하면, 코어기판(10)은 캐비티(11)를 구비하고 있다. 코어기판(10)은 당해 기술분야에서 이미 공지되거나 또는 향후 개발되는 기판재료를 이용하여 형성될 수 있다.

예컨대, 하나의 예에서, 코어기판(10)의 일측 및 타측 표면 중 적어도 하나에 내층 회로패턴(20)이 형성될 수 있다. 예컨대, 도 1e, 2a 및/또는 2b를 참조하면, 코어기판(10)은 관통비아(20a) 및 표면 상에 형성된 내층 회로패턴(20)을 포함할 수 있다.

또한, 도시되지 않았으나, 코어기판(10)의 표면은 표면처리가 수행되어 표면조도가 개선된 것일 수 있다. 이때, 표면처리가 수행되는 코어기판(10)의 표면은 절연표면 및 내층 회로패턴(20)의 적어도 일부일 수 있다. 예컨대, 제2 절연층(60)과 접촉되는 코어기판(10)의 타측 표면이 표면처리가 수행되어 표면조도가 개선될 수 있다. 또한, 제1 절연층(50)과 접촉되는 코어기판(10)의 일측 표면에 대해서도 표면처리가 수행되어 표면조도가 개선될 수 있다.

다음, 전자부품(30)은 코어기판(10)의 캐비티(11)에 삽입된다. 전자부품(30)은 커패시터, 인덕터 등과 같은 수동소자이거나, 능동소자 또는 반도체 칩 등일 수 있다. 예컨대, 전자부품(30)은 MLCC 등의 커패시터이거나 적층 인덕터 등의 인덕터 등과 같은 수동소자일 수 있다. 이때, 전자부품(30)은 캐비티(11)에 삽입되는 방향을 기준으로 상부 또는/및 하부 측에 전극 또는 도전패드를 구비하고 있다.

예컨대, 전자부품(30)의 표면에 표면처리가 되어, 표면조도가 개선된 것일 수 있다. 예컨대, 제2 절연층(60)과 접촉되는 전자부품(30) 표면의 적어도 일부에 대해 표면처리가 수행되어 표면조도가 개선될 수 있다. 또한, 제1 절연층(50)과 접촉되는 전자부품(30) 표면의 적어도 일부에 대해서도 표면처리가 수행되어 표면조도가 개선될 수 있다.

계속하여, 도 1e, 2a 및/또는 2b를 참조하면, 제1 절연층(50)은 전자부품(30)이 삽입된 코어기판(10)의 일측 상에 적층된다. 예컨대, 제1 절연층(50)의 재료는 기판에 사용되는 공지의 절연재료일 수 있고, 또는 향후 개발될 기판용 절연재료의 사용이 배제되지 않는다.

도시되지 않았으나, 제1 절연층(50)을 관통하는 비아 패턴 및/또는 제1 절연층(50) 상의 외층 회로패턴이 더 포함될 수 있다. 이때, 비아 패턴의 적어도 일부는 제2 절연층(60)을 관통하여 전자부품(30)과 전기적 연결된다. 예컨대, 도시되지 않았으나, 전자부품(30)과 연결되는 비아 외에 코어기판(10) 상의 내층 회로패턴(20)과 제1 절연층(50) 상의 외층 회로패턴을 연결하는 비아가 구비될 수 있다. 또한, 외층 회로패턴은 제1 절연층(50)의 외측면 상에 형성될 수 있다.

다음으로, 도 1e, 2a 및/또는 2b를 참조하면, 제2 절연층(60)은 제1 절연층(50)의 적층방향과 반대인 코어기판(10)의 타측 상에 적층된다. 제2 절연층(60)의 재료는 기판에 사용되는 공지의 절연재료일 수 있고, 또는 향후 개발될 기판용 절연재료의 사용이 배제되지 않는다. 이때, 제2 절연층(60)의 재료로는 제1 절연층(50)과 동일한 재료가 사용될 수 있고, 또는 다른 절연재료가 사용될 수도 있다.

계속하여, 도 1e, 2a 및/또는 2b를 참조하면, 접합계면(50a)은 캐비티(11) 내에서 제1 절연층(50) 및 제2 절연층(60)이 접합되며 형성된 접합면이다. 이때, 접합계면(50a)은 예컨대 제1 절연층(50)의 접합면에 대한 표면처리를 통해 계면 조도가 향상될 수 있다.

예컨대, 도 1e, 2a 및/또는 2b를 참조하면, 접합계면(50a)은 캐비티(11) 내의 전자부품(30)의 측면 구간에 형성될 수 있다. 예컨대, 도 2b에 도시된 바와 같이 전자부품(30)의 측면의 중간부위에 또는 도 1e 또는 2a에 도시된 바와 같이 전자부품(30)의 측면 하단보다 높은 위치 또는 측면 상단보다 낮은 위치에 위치되도록 할 수 있다.

또한, 하나의 예에서, 전자부품 내장기판은 회로패턴을 더 포함할 수 있다. 이때, 회로패턴은 내층 회로패턴(20), 비아 패턴(도시되지 않음) 및/또는 외층 회로패턴(도시되지 않음)을 포함할 수 있다. 도 1e, 2a 및/또는 2b를 참조하면, 내층 회로패턴(20)은 코어기판(10)의 일측 및 타측 중 적어도 하나 표면에 형성된다. 도시되지 않았으나, 비아 패턴은 제1 및/또는 제2 절연층(50, 60)을 관통한다. 이때, 비아 패턴은 제1 및 제2 절연층(50, 60) 중 적어도 어느 하나를 관통하며 전자부품(30)과 전기적 연결되는 비아를 포함한다. 비아 패턴은 전자부품(30) 및/또는 내층 회로패턴(20)과 외층 회로패턴을 전기적으로 연결한다. 또한, 도시되지 않았으나, 외층 회로패턴은 제1 및 제2 절연층(50, 60) 중 적어도 어느 하나의 외측면에 형성된다.

이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.

10 : 코어기판 11 : 캐비티
20 : 내층 회로패턴 30 : 전자부품
40 : 접착기재 50 : 제1 절연층
50a : 접합계면 또는 표면처리된 노출면
60 : 제2 절연층

Claims

코어기판에 형성된 캐비티에 전자부품을 삽입하는 단계;
상기 전자부품이 삽입된 상기 코어기판의 일측 상에 제1 절연층을 적층하는 단계;
상기 제1 절연층의 적층방향과 반대인 상기 코어기판의 타측에서 표면처리를 수행하여 적어도 상기 제1 절연층의 노출면의 표면조도를 향상시키는 단계; 및
상기 표면조도가 향상된 상기 제1 절연층의 노출면과 접합되게 상기 코어기판의 타측 상에서 제2 절연층을 적층하는 단계;를 포함하여 이루어지는 전자부품 내장기판 제조 방법.
청구항 1에 있어서,
상기 제1 및 제2 절연층 간의 접합계면은 상기 캐비티 내의 상기 전자부품의 측면 구간에 형성되는 것을 특징으로 하는 전자부품 내장기판 제조 방법.
청구항 1에 있어서,
상기 표면처리는 기계적 연마, 화학적 처리 또는 플라즈마 처리로 수행되는 것을 특징으로 하는 전자부품 내장기판 제조 방법.
청구항 1에 있어서,
상기 표면조도를 향상시키는 단계에서, 상기 표면처리는 상기 제1 절연층의 노출면, 상기 전자부품의 노출면의 적어도 일부 및 상기 코어기판의 타측면의 적어도 일부에 대해 수행되는 것을 특징으로 하는 전자부품 내장기판 제조 방법.
청구항 1 내지 4 중의 어느 하나에 있어서,
상기 캐비티에 전자부품을 삽입하는 단계는: 상기 캐비티가 형성된 상기 코어기판을 준비하는 단계; 및 접착기재 상에 부착된 상기 전자부품이 상기 캐비티에 삽입되도록 상기 코어기판의 타측에 상기 접착기재를 부착하는 단계;를 포함하고,
상기 표면처리를 수행하기 전에 상기 코어기판의 타측에 부착된 상기 접착기재를 제거하는 것을 특징으로 하는 전자부품 내장기판 제조 방법.
청구항 1 내지 4 중의 어느 하나에 있어서,
상기 캐비티에 전자부품을 삽입하는 단계는: 상기 캐비티가 형성된 상기 코어기판을 준비하고 상기 코어기판의 타측에 접착기재를 부착하는 단계; 및 상기 캐비티에 상기 전자부품을 삽입하여 상기 접착기재 상에 부착하는 단계;를 포함하고,
상기 표면처리를 수행하기 전에 상기 코어기판의 타측에 부착된 상기 접착기재를 제거하는 것을 특징으로 하는 전자부품 내장기판 제조 방법.
청구항 1 내지 4 중의 어느 하나에 있어서,
상기 제1 절연층을 적층하는 단계 이전에 상기 코어기판의 일측 및 타측 표면 중 적어도 하나에 내층 회로패턴이 형성되고,
상기 전자부품 내장기판 제조 방법은 상기 제1 및 제2 절연층 중 적어도 어느 하나를 관통하여 상기 전자부품과 전기적 연결되는 비아를 형성하고 상기 제1 및 제2 절연층 중 적어도 어느 하나의 외측면에 외층 회로패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전자부품 내장기판 제조 방법.
캐비티가 구비된 코어기판;
상기 캐비티에 삽입된 전자부품;
상기 전자부품이 삽입된 상기 코어기판의 일측 상에 적층된 제1 절연층;
상기 제1 절연층의 적층방향과 반대인 상기 코어기판의 타측 상에 적층된 제2 절연층; 및
상기 캐비티 내에서 상기 제1 절연층 및 제2 절연층이 접합되며 계면 조도가 향상된 접합계면;을 포함하는 전자부품 내장기판.
청구항 8에 있어서,
상기 접합계면은 상기 캐비티 내의 상기 전자부품의 측면 구간에 형성되는 것을 특징으로 하는 전자부품 내장기판.
청구항 8에 있어서,
상기 제2 절연층과 접촉되는 상기 전자부품 및 코어기판의 표면들 중 적어도 일부에 표면처리가 수행된 것을 특징으로 하는 전자부품 내장기판.
청구항 8 내지 10 중의 어느 하나에 있어서,
상기 코어기판의 일측 및 타측 중 적어도 하나 표면에 형성된 내층 회로패턴, 상기 제1 및 제2 절연층 중 적어도 어느 하나를 관통하며 상기 전자부품과 전기적 연결되는 비아 패턴 및 상기 제1 및 제2 절연층 중 적어도 어느 하나의 외측면에 형성된 외층 회로패턴을 포함하는 회로패턴을 더 포함하는 것을 특징으로 하는 전자부품 내장기판.