KR20120036044A - 칩 매립형 다층회로 인쇄회로기판 제조방법 - Google Patents

Abstract

본 발명은 코어리스 캐리어에 부품을 표면 실장하고 CCL과 같이 동박 회로가 표면에 형성된 내층과, 절연층, 동박을 적층 함으로써, 추가의 외층 적층을 하지 아니하고도 적어도 4층 이상의 다층 인쇄회로기판을 제작할 수 있다. 본 발명은 본딩 시트에 동박이 피복된 코어리스 캐리어를 이용해서 칩을 실장하고, 코어리스 캐리어 상하에 형성된 두 개의 구조물로부터 본딩 시트를 벗겨냄으로써 서로 분리하여 칩이 내장된 구조물을 두 쌍을 제작한다. 본 발명에 따른 코어리스 캐리어는 본딩 시트와 동박 사이에 동박에 접착되지 않는 물질층을 삽입함으로써 코어리스 캐리어 제작 시에는 물질층과 동박 사이를 진공상태로 유지하다가, 칩을 실장한 후 구조물 분리를 위해 절단 가공 시에 진공상태를 해제하여 본딩 시트를 박리할 수 있도록 한다.

Description

칩 매립형 다층회로 인쇄회로기판 제조방법{METHOD OF MANUFACTURING A CHIP-EMBEDDED MULTI-LEVEL PRINTED CIRCUIT BOARD}

본 발명은 칩(chip) 매립형 인쇄회로기판(Embedded PCB; printed curcuit board)의 제조방법에 관한 것으로, 기판의 전체 두께를 얇게 유지하면서 다층회로를 형성할 수 있는 칩 매립형 인쇄회로기판 제조 방법을 제공한다.

최근 들어 반도체 칩과 같은 부품을 인쇄회로기판에 직접 매립하여 제작하는 칩 내장 인쇄회로기판(Embedded Printed Circuit Board) 기술이 전자제품에 통용되고 있다. 반도체 칩을 기판에 직접 매립 내장하게 되면, 전자부품의 사이즈가 축소되어 전자기기의 소형화 및 경량화에 도움이 되며, 배선이 간소화됨에 따라 회로 동작 주파수를 증대시킬 수 있음은 물론, 잡음 등 전자파의 영향을 차폐할 수 있는 장점이 있다.

반도체 칩과 같은 부품을 인쇄회로기판에 내장하기 위해서는, 회로가 형성된 코어기판의 패드 위에 칩을 솔더로 표면 실장한 후에 수지와 같은 절연층을 적층 함으로써 봉지를 하고 비아를 형성해서 매립된 칩과의 전기적 접속부를 제작하는 방식이 통용되고 있다.

도1a 내지 도1d는 종래기술에 따라 매립형 인쇄회로기판을 제작하는 공정을 나타낸 도면이다. 도1a를 참조하면, 부품을 매립하기 위하여 절연층(10) 양면에 동박(11a)(11b)이 피복된 코어기판(core substrate)을 준비한다. 물론, 도1a에서는 간단히 코어기판을 도시하고 있지만 동박 회로가 이미 앞 단에서 가공된 것일 수 있으며, 이미 가공 처리된 다층의 내층 코어일 수 있다.

이어서, 코어기판의 동박(11a)(11b)에 대해 노광과 식각 등 일련의 사진공정을 진행함으로써 동박 패드를 형성한다. 도1b를 참조하면, 칩을 표면 실장(SMT; surface mount technology) 하기 위해 동박 패드를 피니시 처리하여 금도금(12)을 형성하고 부품(20)을 실장한다. 절연층(30)(40a)(40b)(40c)들과 동박(50a)(50b)을 적층하고 가열 압착 라미네이트 함으로써 부품(20)을 기판 속에 완전 매립한다. 그리고 나면, 도1d에 도시된 대로 부품(20)이 매립된 4층의 인쇄회로기판을 얻게 된다.

그런데, 종래기술에 따라 제작된 매립형 인쇄회로기판은, 도1d에 도시된 대로 부품(20)이 매립된 4층의 인쇄회로기판을 얻게 되는데, 칩이 매립된 코어에 절연층과 동박을 추가로 적층하여 형성하게 되므로, 칩이 매립된 4층 회로기판의 전체 두께가 매우 두꺼워지는 문제가 발생하게 된다.

따라서, 본 발명의 목적은 칩을 기판에 매립하고도 전체 기판의 두께를 얇게 박판화할 수 있도록 하는 다층인쇄회로기판 제조기술을 제공하는 데 있다.

본 발명은 코어리스 캐리어에 부품을 표면 실장하고 CCL(copper cladded layer)과 같이 동박 회로가 표면에 형성된 내층과, 절연층, 동박을 적층 함으로써, 추가의 외층 적층을 하지 아니하고도 적어도 4층 이상의 다층 인쇄회로기판을 제작할 수 있다. 본 발명은 본딩 시트에 동박이 피복된 코어리스 캐리어를 이용해서 칩을 실장하고, 코어리스 캐리어 상하에 형성된 두 개의 구조물로부터 본딩 시트를 벗겨냄으로써 서로 분리하여 칩이 내장된 구조물을 두 쌍을 제작한다. 본 발명에 따른 코어리스 캐리어는 본딩 시트와 동박 사이에 동박에 접착되지 않는 물질층을 삽입함으로써 코어리스 캐리어 제작 시에는 물질층과 동박 사이를 진공상태로 유지하다가, 칩을 실장한 후 구조물 분리를 위해 절단 가공 시에 진공상태를 해제하여 본딩 시트를 박리할 수 있도록 한다.

본 발명은 다층회로를 칩 매립단계에서 매립하는 칩의 두께범위 내에서 형성하므로, 추가의 적층 공정 없이 다층회로를 매우 얇게 구현하는 장점이 있다. 본 발명은 코어리스 캐리어를 사용함으로써 하나의 공정으로 두 개의 기판을 제작하는 장점과, 코어를 사용하지 않으므로 기판의 두께를 현저히 얇게 할 수 있다.

도1a 내지 도1d는 종래기술에 따라 매립형 다층인쇄회로기판을 제작하는 공정을 나타낸 도면.
도2a 내지 도2j는 본 발명에 따른 매립형 다층인쇄회로기판 제조 공정을 나타낸 도면.
도3은 본 발명의 또 다른 실시예를 나타낸 도면.

본 발명은 매립형 인쇄회로기판을 제작하는 방법에 있어서, (a) 본딩 시트의 양면에 제1 물질층과, 제2 물질층을 차례로 적층하여 코어리스 캐리어를 형성하되, 상기 제1 물질층은 상기 제2 물질층과 접착되지 않는 물질로 구성하는 단계; (b) 코어리스 캐리어의 제2 물질층을 가공하여 패드를 형성하고, 매립하고자 하는 부품을 상기 패드 표면 위에 실장하는 단계; (c) 절연층 양면에 동박을 형성하여 내층을 형성하고, 매립할 부품이 관통할 크기의 캐비티와 동박 회로를 내층에 형성하는 단계; (d) 상기 부품이 캐비티 속으로 놓이도록 정렬하여 상기 내층, 절연층, 동박을 적층하고 가압 라미네이트 하는 단계; 및 (e) 상기 제1 물질층과 제2 물질층 사이에 공기가 유입되도록 절단함으로써, 상기 부품이 실장된 제2 물질층을 상기 제1 물질층과 본딩 시트로부터 분리하는 단계를 포함하는 매립형 인쇄회로기판 제조방법을 제공한다.

이하에서는, 첨부도면 도2 및 도3을 참조하여 본 발명에 따른 매립형 다층인쇄회로기판의 제조공법을 상세히 설명한다.

도2a 내지 도2j는 본 발명에 따른 매립형 다층인쇄회로기판 제조 공정을 나타낸 도면이다. 본 발명은 종래기술과 달리 코어를 사용하는 대신에 코어리스 캐리어(coreless carrier)를 이용하는 것을 특징으로 한다.

도2a는 본 발명의 양호한 실시예에 따라 코어리스 캐리어(coreless carrier)를 제작하는 방법을 나타낸 도면이다. 본 발명에 따른 코어리스 캐리어는 본딩 시트(100)의 양 표면에 제1 물질층(110a)(110b)과 제2 물질층(120a)(120b)을 적층하여 압착함으로써 형성한다. 제2 물질층(120a)(120b)은 일반적으로 동박이 사용될 수 있으며, 제1 물질층(110a)(110b)은 적층 시에 상부의 제2 물질층(120a)(120b)과 접착되지 않는 물질로서, 금속 또는 필름이 사용될 수 있다. 또한, 본딩 시트(100)는 매립할 부품의 두께에 따라 선정하게 된다. 본 발명의 양호한 실시예로서, 본딩 시트(100)로서 프리프레그가 사용될 수 있다.

도2b는 본 발명의 양호한 실시예에 따라, 본딩 시트(100)의 양 표면에 제1 물질층(110a)(110b)과 제2 물질층(120a)(120b)을 적층하여 제작한 코어리스 캐리어를 나타낸 도면이다. 여기서, 제1 물질층(110a)(110b)은 제2 물질층(120a)(120b)과 접착하지 않으므로, 압착 시에 제1 물질층(110a)(110b)과 제2 물질층(120a)(120b) 사이에는 진공이 형성됨에 유의한다.

이어서, 도2c를 참조하면 칩을 표면 실장 하기 위한 부위를 피니시 처리하여 패드(130a)(130b)를 형성한다. 일반적으로 칩 단자에 솔더를 이용해서 동박 패드에 실장하게 되는데, 공기 중에서 동박이 산화되므로 금도금, 은도금, 주석도금 또는 OST 처리를 통해 보호막을 형성한다. 도2c에서는, 이들을 통칭해서 피니시 처리된 패드(130a)(130b)로 나타내고 있다. 도2d는 본 발명에 따라 부품(140a)(140b)을 코어리스 캐리어 표면에 실장한 모습을 나타낸 도면이다. 여기서, 부품(140a)(140b)이란 반도체 칩 또는 기타 매립될 전자부품을 의미한다.

도2e를 참조하면, 절연층(141)을 사이로 하여 양면에 동박(142a)(142b)을 피복하여 내층을 제작한다. 본 발명의 양호한 실시예로서, 동박(142a)(142b)이 양면에 피복된 절연층(141)으로서 CCL이 사용될 수 있다.

이어서, 도2f를 참조하면, 매립 부품, 즉 칩이 관통되도록 하는 크기로 내층을 절단함으로써, 캐비티(143)를 제작하고, 양면의 동박을 선택적으로 식각하고 비아를 형성한 후 동도금을 진행함으로써 내층 회로(144)를 형성할 수 있다. 즉, 내층은 상하 표면에 2층의 동박 회로를 구비하고 있는 것이 된다. 본 발명은 도2f에 도시한 대로, 캐비티(143)를 구비하고 양면에 동박 회로를 구비한 내층을 도2d의 구조물에 적층하는 것을 특징으로 한다.

도2g를 참조하면, 코어리스 캐리어에 표면 실장한 부품(140a)(140b) 위에 제1 절연층(150a)(150b)(150c)(150d), 내층(160a)(160b)과 동박(170a)(170b)을 적층하고 가압하여 라미네이트 공정을 진행한다. 여기서, 내층(160a)(160b)과 제1 절연층(150a)(150b)(150c)(150d)에는 표면 실장한 부품(140a)(140b) 크기의 캐비티(cavity)를 제작함으로써, 적층하는 과정에서 캐비티 속으로 부품(140a)(140b)이 들어가도록 정렬하여 적층한다.

본 발명의 양호한 실시예로서, 제1 절연층(150a)(150b)(150c)(150d)으로서 레진과 같은 수지가 이용될 수 있으며, 여러 층의 동박 회로를 제작하고자 하는 경우 제1 절연층과 내층은 반복하여 적층할 수 있다. 즉, 제작하고자 하는 동박 회로의 층수에 따라 기판의 두께를 증가시키지 아니하고도 내층을 여러 개 샌드위치 할 수 있다. 도2g를 참조하면, 더 이상의 적층 공정을 추가하지 아니하고도 이미 4층 회로를 형성하고 있음을 인식할 수 있다.

최종적으로, 도2h를 참조하면 코어리스 캐리어 양면에 부품이 매립된 기판을 제1 물질층(110a)(110b)이 절단되도록 하여 절단을 하게 되면, 제1 물질층(110a)(110b)과 제2 물질층(120a)(120b) 사이의 진공층에 공기가 유입되므로, 본딩 시트(100)를 사이에 두고 코어리스 캐리어는 상하 두 개 기판으로 분리된다. 도2i는 코어리스 캐리어를 상하로 분리하여 형성한 기판 하나를 나타낸 도면이다. 이어서, 도2j에 도시한 바와 같이, 표면 동박을 선택 식각하여 패드를 형성하고 솔더레지스트(190a)(190b)로 처리하면 4층 매립형 기판이 완성된다. 도3은 본 발명의 또 다른 실시예로서, 도2g의 적층단계에서 내층을 두 개 삽입해서 적층을 한 모습을 도시한 도면이다.

전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. 또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.

본 발명은 패키지 기판에 적용할 수 있으며, 코어리스 캐리어를 사용함으로써 기판의 두께를 현저히 얇게 할 수 있다. 또한, 본 발명은 다층회로를 칩 매립단계에서 형성하므로, 추가의 적층 공정 없이 다층회로를 구현하는 효과가 있다.

100 : 본딩 시트
110a, 110b : 제1 물질층
120a, 120b : 제2 물질층
130a, 130b, 200a, 200b : 패드
140a, 140b : 부품
141 : 절연층
142a, 142b, 170a, 170b, 180a, 180b : 동박
143 : 캐비티
144 : 내층회로
150a, 150b, 150c, 150d : 제1 절연층
160a, 160b : 내층
190a, 190b : 솔더레지스트

Claims (2)

1. 매립형 인쇄회로기판을 제작하는 방법에 있어서,
   (a) 본딩 시트의 양면에 제1 물질층과, 제2 물질층을 차례로 적층하여 코어리스 캐리어를 형성하되, 상기 제1 물질층은 상기 제2 물질층과 접착되지 않는 물질로 구성하는 단계;
   (b) 코어리스 캐리어의 제2 물질층을 가공하여 패드를 형성하고, 매립하고자 하는 부품을 상기 패드 표면 위에 실장하는 단계;
   (c) 절연층 양면에 동박을 형성하여 내층을 형성하고, 매립할 부품이 관통할 크기의 캐비티와 동박 회로를 내층에 형성하는 단계;
   (d) 상기 부품이 캐비티 속으로 놓이도록 정렬하여 상기 내층, 절연층, 동박을 적층하고 가압 라미네이트 하는 단계; 및
   (e) 상기 제1 물질층과 제2 물질층 사이에 공기가 유입되도록 절단함으로써, 상기 부품이 실장된 제2 물질층을 상기 제1 물질층과 본딩 시트로부터 분리하는 단계
   를 포함하는 매립형 인쇄회로기판 제조방법.
2. 제1항에 있어서, 상기 제1 물질층은 금속 또는 필름으로 형성하는 것을 특징으로 하는 매립형 인쇄회로기판 제조방법.

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