KR20130035981A - 프린트 배선판 - Google Patents
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Abstract
프린트 배선판은, 관통 홀을 갖는 코어 기판, 기판의 제 1 면 상의 제 1 도전층, 기판의 제 2 면 상의 제 2 도전층, 전극을 가지고 그 전극이 제 1 면을 향하도록 홀 내에 수용된 제 1 전자 컴포넌트, 제 1 면 상의 제 1 구조로서, 그 제 1 구조 상에 제 2 전자 컴포넌트를 탑재하기 위한 패드 및 전극에 접속된 비아 도체를 포함하는 제 1 구조, 및 제 2 면 상의 제 2 구조를 포함한다. 전극은 제 1 면을 향하는 상부면을 가지고, 제 1 층은 제 1 면으로부터 멀어지는 방향을 향하는 상부면을 가지며, 제 1 컴포넌트는 전극의 상부면이 제 1 층의 상부면과 갭을 형성하도록 홀 내에 배치된다.
Description
본 출원은 2011년 9월 30일 출원된 미국 출원 제 61/541,567 호에 기초하고 그 우선권의 이익을 주장하며, 그 전체 내용들은 본원에 참조에 의해 통합된다.
본 발명은 세라믹 캐패시터와 같은 내장 (built-in) 전자 컴포넌트 (electronic component) 및 코어 (core) 기판 상에 적층된 빌드업 레이어 (buildup layer) 들을 갖는 코어 기판을 갖는 프린트 배선판에 관한 것이다.
일본 공개특허공보 제 2007-288179 호에는 캐패시터를 코어 기판 내로 내장한 다층 프린트 배선판을 제조하는 방법이 개시되어 있다. 이러한 제조 방법에서, 코어 기판 내에 관통 홀 (penetrating hole) 이 형성되고, 그 관통 홀을 덮기 위해 코어 기판의 제 1 면 상에 테이프 (tape) 가 배치된다. 그 다음, 세라믹 캐패시터가 테이프 상에 탑재되고, 관통 홀 내에 필러 (filler) 가 채워진다. 그 후에, 테이프가 코어 기판으로부터 제거되고, 빌드업 레이어들이 코어 기판 상에 형성된다. 일본 공개특허공보 제 2007-288179 호에는, 테이프의 제거 후에 세라믹 캐패시터 (ceramic capacitor) 및 코어 기판의 표면들을 폴리싱 (polishing) 하는 것, 및 코어 기판 및 세라믹 캐패시터의 표면들 상에 열압착 (thermal pressing) 에 의해 수지 절연층들을 형성하는 것이 개시되어 있다. 이 공보의 전체 내용들은 참조에 의해 본원에 통합된다.
본 발명의 일 양태에 따르면, 프린트 배선판은, 절연성 기재 (base material) 를 포함하고, 전자 컴포넌트를 수용하도록 형성된 관통 홀을 갖는 코어 기판, 코어 기판의 제 1 면 상에 형성된 제 1 도전층, 코어 기판의 제 1 면의 반대 측의, 코어 기판의 제 2 면 상에 형성된 제 2 도전층, 전극을 갖는 제 1 전자 컴포넌트로서, 제 1 전자 컴포넌트의 전극이 코어 기판의 제 1 면을 향하도록 코어 기판의 관통 홀 내에 수용된 제 1 전자 컴포넌트, 코어 기판의 제 1 면 상에 및 제 1 전자 컴포넌트 상에 형성된 제 1 빌드업 구조로서, 제 1 빌드업 구조 상에 제 2 전자 컴포넌트를 탑재하도록 구성된 패드 (pad) 및 제 1 전자 컴포넌트의 전극에 접속된 비아 도체를 포함하는 제 1 빌드업 구조, 및 코어 기판의 제 2 면 상에 및 제 1 전자 컴포넌트 상에 형성된 제 2 빌드업 구조를 포함한다. 제 1 전자 컴포넌트의 전극은 코어 기판의 제 1 면을 향하는 상부면을 가지고, 제 1 도전층은 코어 기판의 제 1 면으로부터 멀어지는 방향을 향하는 상부면을 가지며, 제 1 전자 컴포넌트는 제 1 전자 컴포넌트의 전극의 상부면이 제 1 도전층의 상부면과 갭 (gap) 을 형성하도록 코어 기판의 관통 홀 내에 배치된다.
도 1(A)-1(E) 는 본 발명의 제 1 실시형태에 따른 솔더 범프 (solder bump) 들을 갖는 프린트 배선판을 제조하는 방법의 단계들을 나타내는 도면들이다.
도 2(A)-2(E) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 3(A)-3(E) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 4(A)-4(C) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 5(A)-5(B) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 6 은 제 1 실시형태에 따른 솔더 범프들을 갖는 프린트 배선판의 단면도이다.
도 7 은 도 6 에 도시된 프린트 배선판의 부분을 나타내는 확대도이다.
도 8 은 제 2 실시형태에 따른 프린트 배선판의 단면도이다.
도 9 는 제 3 실시형태에 따른 프린트 배선판의 단면도이다.
도 10 은 제 4 실시형태에 따른 프린트 배선판의 단면도이다.
도 11 은 제 5 실시형태에 따른 프린트 배선판의 부분을 나타내는 도면이다.
도 12 는 제 1 실시형태의 프린트 배선판의 적용예이다.
도 13(A)-13(B) 는 캐패시터의 구조를 나타내는 도면들이다.
도 14 는 IC 칩의 구조를 나타내는 도면이다.
도 2(A)-2(E) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 3(A)-3(E) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 4(A)-4(C) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 5(A)-5(B) 는 제 1 실시형태의 프린트 배선판을 제조하는 방법을 나타내는 도면들이다.
도 6 은 제 1 실시형태에 따른 솔더 범프들을 갖는 프린트 배선판의 단면도이다.
도 7 은 도 6 에 도시된 프린트 배선판의 부분을 나타내는 확대도이다.
도 8 은 제 2 실시형태에 따른 프린트 배선판의 단면도이다.
도 9 는 제 3 실시형태에 따른 프린트 배선판의 단면도이다.
도 10 은 제 4 실시형태에 따른 프린트 배선판의 단면도이다.
도 11 은 제 5 실시형태에 따른 프린트 배선판의 부분을 나타내는 도면이다.
도 12 는 제 1 실시형태의 프린트 배선판의 적용예이다.
도 13(A)-13(B) 는 캐패시터의 구조를 나타내는 도면들이다.
도 14 는 IC 칩의 구조를 나타내는 도면이다.
본 발명 및 그 수반되는 많은 이점들의 더욱 완전한 이해는 첨부 도면들과 함께 고려될 때 이하의 상세한 설명을 참조하여 더 잘 이해됨에 따라 쉽게 획득될 것이다.
실시형태들은, 동일한 참조 부호들은 여러 도면들 전체에 걸쳐 대응하는 또는 동일한 엘리먼트들을 지정하는 첨부 도면들을 참조하여 이하 설명될 것이다.
제 1 실시형태
도 6 은 본 발명의 제 1 실시형태에 따른, 솔더 범프들을 갖는 프린트 배선판 (100) 의 단면도를 나타낸다. 프린트 배선판 (100) 에서, 세라믹 캐패시터와 같은 전자 컴포넌트 (80) 가 코어 기판 (30) 내에 내장되고, 코어 기판 (30) 의 제 1 및 제 2 면들 상에 단일층 빌드업 레이어들이 형성된다.
코어 기판 (30) 은 제 1 전자 컴포넌트 (80) 를 수용하기 위한 관통 홀 (개구) (20), 절연성 베이스 (base) 의 주면 (main surface) (F) 상에 형성된 제 1 도전층 (34A), 및 절연성 베이스의 부면 (secondary surface) (S) 상에 형성된 제 2 도전층 (34B) 을 포함한다. 주면은 부면의 반대편 면이다. 관통 홀 (개구) (20) 은 절연성 베이스를 관통한다. 코어 기판은 제 1 도전층과 제 2 도전층을 접속하는 스루-홀 (through-hole) 도체 (36) 를 더 포함한다. 코어 기판의 제 1 면 (FF) 은 제 1 도전층의 상부면에 대응하고, 코어 기판의 제 2 면 (SS) 은 제 2 도전층의 상부면에 대응한다. 세라믹 캐패시터 (80) 는 코어 기판 내에 형성된 관통 홀 (20) 내에 수용된다. 세라믹 캐패시터와 같은 전자 컴포넌트는 주면 및 그 주면 반대편의 부면을 갖는다. 전자 컴포넌트가 세라믹 캐패시터 (80) 인 경우에, 주면 (M) 및 부면 (N) 은 세라믹 유전체 및 내부 전극들로 형성된 보디 (body) (세라믹 적층체) 의 면들이다 (도 13). 전자 컴포넌트가 IC 칩인 경우에, 주면 (M) 및 그 주면 반대편의 부면 (N) 은 실리콘 기판 (보디) 의 면들이다 (도 14). 제 1 전극 (80A) 및 제 2 전극 (80B) 은 세라믹 적층체의 주면 상에 형성된다. 제 1 전극 및 제 2 전극의 상부면들은 세라믹 캐패시터의 제 1 면 (MM) 에 대응한다 (도 13). 이러한 세라믹 캐패시터는 보디의 부면 (N) 상의 제 3 전극 (80C) 및 제 4 전극 (80D) 을 더 포함할 수도 있다. 제 3 전극 및 제 4 전극의 상부면들은 세라믹 캐패시터의 제 2 면 (NN) 에 대응한다 (도 13). 주면 상의 제 1 전극 (80A) 및 부면 상의 제 3 전극은 플러스 (plus) 전극들이고, 주면 상의 제 2 전극 (80B) 및 부면 상의 제 4 전극은 마이너스 (minus) 전극들이다. 주면 상의 전극 및 부면 상의 전극은 보디의 측벽 상의 측면 전극 (8000D) 에 의해서, 또는, 보디를 관통하는 내부 전극 (8800D) 에 의해서 접속된다.
배선층 및 전극들은 IC 칩의 주면 (M) 상에 형성된다. 전자 컴포넌트가 IC 칩인 경우에, IC 칩 (180) 의 제 1 면 (MM) 은 전극들 (180A, 180B) 의 상부면들에 대응하고, IC 칩의 제 2 면 (NN) 은 기판 (130) 의 부면 (N) 에 대응한다 (도 14).
전자 컴포넌트의 주면 (M) 과 절연성 베이스의 주면 (F) 은 동일한 방향을 바라보고, 전자 컴포넌트의 부면 (N) 과 절연성 베이스의 부면 (S) 은 동일한 방향을 바라본다. 수지 필러들 (50α, 50β) 이 관통 홀 (20) 내에 채워진다. 스루-홀 도체 (36) 는 절연성 베이스 내의 스루-홀 도체를 위한 관통 홀 (31) 내에 구리 도금을 채움으로써 형성된다. 스루-홀 도체를 위한 관통 홀 (31) 은 절연성 베이스의 주면 측에 형성된 제 1 개구부 (31a), 및 절연성 베이스의 부면 측에 형성된 제 2 개구부 (31b) 로 이루어진다. 제 1 개구부 (31a) 는 주면으로부터 부면을 향해 테이퍼 (taper) 되어 있다. 제 2 개구부 (31b) 는 부면으로부터 주면을 향해 테이퍼되어 있다. 제 1 개구부 (31a) 및 제 2 개구부 (31b) 는 코어 기판 내에서 연결되어 있다.
상부 빌드업 레이어는 절연성 베이스 (30A) 의 주면 (F), 제 1 도전층, 및 세라믹 캐패시터의 주면 상에 형성된다. 상부 빌드업 레이어는 단층이고, 절연층 (50A), 그 절연층 상의 도전층 (58A), 및 상이한 도전층들을 접속시키고 절연층 (50A) 을 관통하는 비아 도체들 (60A, 60M) 을 갖는다. 도 6 에서, 비아 도체 (60A) 는 코어 기판 상의 도전층 (34A) 과 절연층 상의 도전층 (58A) 을 접속시키거나, 스루-홀 도체와 절연층 상의 도전층 (58A) 을 접속시킨다. 또한, 비아 도체 (상부 접속 비아 도체) (60M) 는 세라믹 캐패시터 (세라믹 적층체) 의 주면 상의 제 1 전극 (80A) 과 도전층 (58A) 을 접속시키거나, 세라믹 캐패시터 (세라믹 적층체) 의 주면 상의 제 2 전극 (80B) 과 도전층 (58A) 을 접속시킨다.
하부 빌드업 레이어는 절연성 베이스 (30A) 의 부면 (S), 제 2 도전층, 및 세라믹 캐패시터의 부면 상에 형성된다. 하부 빌드업 레이어는 단층이고, 절연층 (50B), 그 절연층 상의 도전층 (58B), 및 상이한 도전층들을 접속시키고 절연층 (50B) 을 관통하는 비아 도체들 (60B, 60D) 을 갖는다. 도 6 에서, 비아 도체 (60B) 는 코어 기판 상의 도전층 (34B) 과 절연층 상의 도전층 (58B) 을 접속시키거나, 스루-홀 도체와 절연층 상의 도전층 (58B) 을 접속시킨다. 또한, 비아 도체 (하부 접속 비아 도체) (60D) 는 세라믹 캐패시터 (세라믹 적층체) 의 부면 상의 제 3 전극과 도전층 (58B) 을 접속시키거나, 세라믹 캐패시터 (세라믹 적층체) 의 부면 상의 제 4 전극과 도전층 (58B) 을 접속시킨다. 하부 전극이 세라믹 캐패시터의 전극에 접속된 비아 도체를 포함하지 않는 것은 선택적이다.
도전층들 (58A, 58B), 비아 도체들, 및 접속 비아 도체들을 노출시키는 개구들 (71) 을 갖는 솔더-레지스트 레이어 (solder-resist layer) 들 (70) 이 상부 및 하부 빌드업 레이어들에 형성된다. 솔더 범프들 (76U, 76D) 은 개구들 (71) 을 통해 노출된 도체들 (패드들) 상에 형성된다. 상부 빌드업 레이어 상의 솔더-레지스트 레이어는 IC 칩을 탑재하기 위한 영역을 갖는다. IC 칩은 상부 빌드업 레이어 상에 형성된 솔더 범프들 (76U) 을 통해 프린트 배선판 상에 탑재된다. 프린트 배선판은 하부 빌드업 레이어 상에 형성된 솔더 범프들 (76D) 을 통해 마더보드 (motherboard) 상에 탑재된다.
도 7 은 도 6 에서의 전자 컴포넌트 및 세라믹 캐패시터를 수용하기 위한 관통 홀 (20) 을 나타내는 확대도이다. 코어 기판의 제 1 면과 전자 컴포넌트의 제 1 면 사이에 갭 (G) 이 존재한다. 갭 (G) 은 0 (zero) 보다 크다. 갭 (G) 은 개구 (20) 에 가장 가깝게 위치된 도전성 회로의 상부면과 그 도전성 회로에 가장 가깝게 위치된 전극의 상부면 사이의 거리이다. 이러한 도전성 회로는 스루-홀 도체의 랜드 (land) (36R) 를 포함한다. 즉, 상부 빌드업 레이어의 절연층 (50A) 과 전자 컴포넌트 (80) 사이에 제 1 수지 필러 (50α) 가 존재한다. 하부 빌드업 레이어의 절연층 (50B) 과 전자 컴포넌트 (80) 사이에 제 2 수지 필러 (50β) 가 존재한다. 전자 컴포넌트의 주면 상의 전극들은 수지 필러 (50) 내에 매립된다.
따라서, 상부 빌드업 레이어의 절연층이 전자 컴포넌트의 제 1 면 상에 형성될 때, 절연층은 전자 컴포넌트의 주면 상에 또는 전자 컴포넌트의 주면 상의 전극들 상에 직접 형성되지 않는다. 절연층은 수지 필러를 사이에 배치한 상태에서 전자 컴포넌트 상에 형성된다. 따라서, 절연층이 형성될 때, 압력 및 열이 전자 컴포넌트의 전극들 및 보디 상에 직접 가해지지 않는다. 특히, 절연층이 유리 클로스 (glass cloth) 와 같은 보강 재료 (reinforcing material) 를 포함고 절연층이 바로 전자 컴포넌트 상에 형성되는 경우에, 높은 강성의 보강 재료는 전자 컴포넌트의 보디 및 전극들에 대해 눌려질 수도 있다. 이러한 경우에, 전자 컴포넌트의 전극들 및 보디는 손상을 입을 수도 있다. 전자 컴포넌트가 세라믹 캐패시터인 경우에, 세라믹은 부서지기 쉽기 때문에, 그것의 보디가 손상될 수도 있고, 세라믹 캐패시터의 품질의 열화를 야기하게 된다. 전자 컴포넌트는 처음에 설계된 대로 수행할 수 없을 수도 있다.
비아 도체가 전자 컴포넌트의 주면 상의 전극 상에 형성되는 경우에, 비아 도체는 전자 컴포넌트의 주면 상에 형성된 절연층 내에 형성된다. 절연층의 열 팽창 계수 값은 전자 컴포넌트의 열 팽창 계수 값보다 크다. 프린트 배선판 상에 탑재된 IC 칩이 동작 중일 때, 프린트 배선판의 온도는 상승한다. 프린트 배선판의 온도가 상승되었을 때, 전자 컴포넌트 상의 절연층의 변형량은 전자 컴포넌트의 변형량보다 크다. 따라서, 전자 컴포넌트 상에 및 전극에 접속된 접속 비아 도체 상에 응력(stress) 이 가해진다. 접속 비아 도체는 전극으로부터 박리되기 쉬운 경향이 있다. 특히, 접속 비아 도체의 바닥 직경 (전극 상의 접속 비아 도체에 대한 개구의 직경) 이 50μm 이하인 경우에, 이러한 문제점은 현저하게 된다. 제 1 실시형태에서, 전자 컴포넌트의 전극과 접속 비아 도체의 접속된 부분은 코어 기판의 제 1 면 아래에 그리고 단면 방향에서 코어 기판의 내부에 위치한다. 제 1 실시형태에서, 코어 기판의 열 팽창 계수 (thermal expansion coefficient; CTE) 는 절연층의 CTE 보다 낮게 설정된다. 다르게는, 그들의 CTE 값들은 동일하게 설정될 수도 있다. 전극과 접속 비아 도체의 접속된 부분이 코어 기판의 제 1 면보다 아래에 있도록 위치시킴으로써, 접속 비아 도체와 전극 사이의 계면에 가해지는 열응력 (thermal stress) 이 감소된다. 따라서, 제 1 실시형태에 따른 프린트 배선판에서, 프린트 배선판 내에 내장된 전자 컴포넌트와, 그 전자 컴포넌트에 접속된 접속 비아 도체들 사이의 접속 신뢰성이 향상된다. 열응력을 감소시키기 위해, 전자 컴포넌트 상의 절연층은 유리 클로스와 같은 보강 재료를 포함하는 것이 바람직하다.
갭 (G) 때문에, 전자 컴포넌트의 전극에 접속된 접속 비아 도체의 길이는 코어 기판의 도전층에 접속된 비아 도체의 길이보다 길다. 따라서, 전자 컴포넌트와 절연층 사이의 열 팽창 계수에서의 차이에 의해 야기되는 응력이 완화된다. 전자 컴포넌트의 전극과 전극에 접속된 접속 비아 도체 사이에 접속 신뢰성이 향상된다.
전자 컴포넌트와 접속 비아 도체들 사이의 접속 신뢰성 및 전자 컴포넌트의 품질에서의 감소를 고려하면, 갭 (G) 은 2μm 내지 20μm 인 것이 바람직하다. 갭 (G) 이 존재하는 경우에, 접속 비아 도체 (60M) 에 대한 개구가 더 깊게 되고, 접속 비아 도체에 대한 개구의 바닥 직경은 더 작게 된다. 따라서, 갭 (G) 은 20μm 를 초과하지 않는 것이 바람직하다. 이에 따라, 접속 비아 도체 (60M) 에 대한 개구의 바닥 직경은 더 작게 되지 않고, 따라서, 접속 비아 도체와 전자 컴포넌트 사이의 접속 신뢰성에서의 감소를 방지하게 된다. 절연층이 유리 클로스와 같은 보강 재료를 포함하는 경우에, 갭 (G) 은 5μm 이상인 것이 바람직하다. 절연층이 열압착에 의해 전자 컴포넌트 상에 적층되는 경우에, 전자 컴포넌트에 대한 손상이 억제되고, 내장 전자 컴포넌트는 처음에 설계된 대로 기능한다. 또한, 보강 재료가 접속 비아 도체의 측벽과 접촉하게 되면 보강 재료는 접속 비아 도체를 잡는 것으로 생각된다. 보강 재료와 접속 비아 도체의 접촉점으로부터 전극까지의 거리가 커질수록 전극과 접속 비아 도체 사이의 접촉면에 가해지는 응력은 지렛대의 원리로 인해 증가한다. 따라서, 갭 (G) 은 15μm 이하인 것이 바람직하다. 또한, 비아 도체들을 위한 개구들을 형성하는 것이 더 어렵게 되지 않는다.
제 1 실시형태에서, 전자 컴포넌트의 두께가 코어 기판의 두께보다 작기 때문에, 전자 컴포넌트의 제 2 면과 코어 기판의 제 2 면 사이에 거리 (K) 가 존재한다 (도 7). 거리 (K) 가 갭 (G) 과 동일한 경우, 제 1 실시형태의 프린트 배선판은 세라믹 캐패시터의 보디의 부면 상의 전극에 도달하는 비아 도체 (60D) (하부 접속 비아 도체) 를 포함하는 것이 바람직하다. 이러한 비아 도체 (60D) 는 프린트 배선판 내의 회로의 일부로서 형성되는 것이 바람직하다. 거리 (K) 가 전술한 갭 (G) 과 동일한 범위 내로 설정되는 경우에, 전자 컴포넌트의 부면 상에 형성된 전극에 접속된 하부 접속 비아 도체는 하부 빌드업 레이어의 도전층에 접속되는 것이 바람직하다.
거리 (K) 가 갭 (G) 보다 큰 경우에, 프린트 배선판은 세라믹 캐패시터의 보디의 부면 상의 전극에 도달하거나 세라믹 캐패시터의 보디의 부면에 도달하는 더미 (dummy) 비아 도체를 가질 수도 있다. 거리 (K) 가 20μm 를 초과하는 경우에, 전자 컴포넌트의 부면 상에 또는 부면 상의 전극 상에 형성된 비아 도체는 더미 비아 도체인 것이 바람직하다. 하부 접속 비아 도체 또는 더미 비아 도체가 형성되는 경우에, 세라믹 캐패시터는 비아 도체에 의해 샌드위치 (sandwich) 된다. 따라서, 관통 홀 내에서의 캐패시터의 이동이 열 이력 (thermal history) 으로 인해 억제되고, 캐패시터와 비아 도체들 사이의 접속 신뢰성이 향상된다.
캐패시터와 동일하게, 전자 컴포넌트의 보디의 주면 및 부면 상에 전극들을 갖는 전자 컴포넌트가 프린트 배선판 내에 내장되는 경우에, 프린트 배선판은 전술한 것과 동일한 접속 비아 도체 또는 더미 비아 도체를 가질 수도 있다. 거리 (K) 가 갭 (G) 보다 크고 거리 (K) 가 35μm 이하인 경우에, 더미 비아 도체가 형성되는 것이 바람직하다. 거리 (K) 가 35μm 를 초과하는 경우에, 비아 도체는 좁아지게 되고, 더미 비아 도체는 열응력에 의해 손상될 수도 있다. 이러한 경우에, 손상된 비아 도체에서 비롯된 영향이 프린트 배선판에 손상을 야기할 수도 있다. 따라서, 하부 빌드업 레이어는 전자 컴포넌트의 전극에 도달하는 비아 도체를 가지지 않는 것이 바람직하다. 프린트 배선판은 상부 빌드업 레이어에만 접속 비아 도체를 포함한다.
IC 칩과 같은 전자 컴포넌트가 전자 컴포넌트의 보디의 부면에 전극을 가지지 않는 경우, 프린트 배선판은 전자 컴포넌트의 제 2 면에 도달하는 더미 비아 도체를 가질 수도 있다. 하지만, 거리 (K) 가 40μm 를 초과하는 경우에는 더미 비아 도체를 형성하지 않는 것이 바람직하다. 프린트 배선판은 상부 빌드업 레이어에만 접속 비아 도체를 포함한다. 더미 비아 도체는 회로로서 작용하지 않고, 프린트 배선판의 회로에 접속되지 않는다.
도 1 내지 도 5 는 제 1 실시형태에 따른 프린트 배선판을 제조하는 방법을 나타낸다.
(1) 유리 클로스와 같은 보강 재료 및 에폭시 수지 또는 BT (bismaleimide triazine) 수지로 이루어진 절연성 베이스 (30A) 의 양면에 15μm 의 동박 (32) 이 라미네이트 (laminate) 된 동박 적층판 (20A) 이 출발 재료이다. 절연성 베이스 (30A) 는 주면 및 그 주면 반대편의 부면을 갖고, 두께는 70~250μm 이다. 절연성 베이스가 70μm 보다 얇은 경우에, 그 강도는 너무 낮다. 두께가 250μm 를 초과하는 경우에, 비아 도체들로 전자 컴포넌트를 샌드위치하는 것이 어렵다. 또한, 레이저에 의해 스루-홀 도체들을 위한 테이퍼된 관통 홀들을 형성하는 것이 어렵다. 먼저, 흑화 처리 (black-oxide treatment) 가 동박 (32) 의 표면들 상에 실시된다 (도 1(A)).
(2) 절연성 베이스 (30A) 의 주면 (F) 측에서부터 CO2 레이저가 조사되어, 주면으로부터 부면을 향해 좁아지는 제 1 개구부들 (31a) 이 주면 측에 형성된다 (도 1(B)). 제 1 개구부들 (31a) 은 주면 (F) 으로부터 부면 (S) 을 향해 좁아진다.
(3) 절연성 베이스 (30A) 의 부면 (S) 측에서부터 CO2 레이저가 조사되어, 부면으로부터 주면을 향해 좁아지는 제 2 개구부들 (31b) 이 부면 측에 형성된다 (도 1(C)). 제 2 개구부들 (31b) 은 부면 (S) 으로부터 주면 (F) 을 향해 좁아진다.
(4) 관통 홀들의 내벽들 상에 및 동박들 (32) 상에 무전해 도금막 (33) 을 형성하기 위해 무전해 도금이 수행된다. 무전해 도금막 (33) 상에 전해 도금막 (37) 을 형성하기 위해 전해 도금이 추가로 수행되고, 관통 홀들 내에 스루-홀 도체들 (36) 이 형성된다. 관통 홀들 (31) 이 전해 도금막으로 채워진다. 관통 홀들 내에 채워진 도금막으로 이루어진 스루-홀 도체들 (36) 이 형성된다 (도 1(D)).
(5) 소정의 패턴을 갖는 에칭 레지스트 (35) 가 절연성 베이스 (30A) 상의 전해 도금막 (37) 상에 형성된다 (도 1(E)).
(6) 에칭 레지스트들로부터 노출된 전해 도금막 (37), 무전해 도금막 (33), 및 동박 (32) 이 제거된다. 그 다음, 에칭 레지스트들이 제거되고, 도전층들 (34) (34A, 34B) 및 스루-홀 도체들 (36) 이 형성된다 (도 2(A)). 도전층들 (34A, 34B) 은 도전성 회로 및 스루-홀 도체들의 랜드들을 포함한다. 절연성 베이스의 주면 상의 도전층은 제 1 도전층 (34A) 이고, 제 1 도전층의 상부면은 코어 기판의 제 1 면 (FF) 에 대응한다. 절연성 베이스의 부면 상의 도전층은 제 2 도전층 (34B) 이고, 제 2 도전층의 상부면은 코어 기판의 제 2 면 (SS) 에 대응한다. 코어 기판의 제 1 면은 제 2 면의 맞은 편이다 (도 2(B)).
(7) 레이저를 이용하여, 캐패시터와 같은 전자 컴포넌트를 수용하기 위한 관통 홀 (개구) (20) 이 절연성 베이스 (30A) 의 중앙 부분에 형성된다. 코어 기판 (30) 이 완성된다 (도 2(B)). 레이저가 제 2 면 측으로부터 조사된다. 관통 홀 (20) 은 절연성 베이스의 부면 (S) 으로부터 주면 (F) 을 향해 좁아진다. 절연성 베이스의 부면의 관통 홀을 위한 개구의 사이즈는 주면의 관통 홀의 개구의 사이즈보다 크다. 관통 홀 (20) 의 측벽들은 절연성 베이스의 부면으로부터 주면을 향해 테이퍼된다. 선택적으로, 관통 홀 (개구) (20) 의 측벽들이 일직선을 이루는 것도 가능하다.
(8) PET 필름으로 이루어진 테이프 (94) 가 코어 기판의 제 1 면 (FF) 상에 배치되어 관통 홀 (20) 이 덮인다 (도 2(D)).
(9) 수지막 (50γ) 이 관통 홀 (20) 을 통해 노출된 테이프 (94) 상에 형성된다. 수지막 (50γ) 은 디스펜서 장비 등을 이용하여 형성된다. 수지막 (50γ) 의 두께는 대략 20μm 이하이다. 코어 기판의 제 2 면 측으로부터 마운터 (mounter) 를 이용하여 수지막 상에 전자 컴포넌트가 탑재된다 (도 2(E)). 절연성 베이스의 부면 상의 관통 홀의 개구의 사이즈는 주면 상의 관통 홀의 개구의 사이즈보다 크다. 따라서, 관통 홀 (20) 내에 전자 컴포넌트를 배치하는 것이 쉽다. 또한, 관통 홀 (20) 내에 전자 컴포넌트의 위치를 고정하는 것이 더 쉽다. 탑재 프로세스 후에, 수지막 (50γ) 이 경화될 수도 있다. 전자 컴포넌트는 수지막 상에 고정된다.
(10) B-스테이지 프리프레그 (prepreg) 와 같은 수지막 (50b) 이 코어 기판 (30) 의 제 2 면 (SS) 상에 적층되어 관통 홀 (20) 이 덮인다 (도 2(E)). 수지 및 무기 입자들이 열압착에 의해 수지막 (50b) 으로부터 관통 홀 (20) 내로 스며나오고, 관통 홀 (20) 이 수지로 채워진다 (도 3(A)). 수지막 (50b) 은 수지 및 실리카와 같은 무기 입자들을 포함한다. 선택적으로, 수지막은 무기 입자들에 추가하여 유리 클로스와 같은 보강 재료를 포함하는 것도 가능하다. 수지막이 보강 재료를 포함하는 경우, 절연층의 열 팽창 계수는 전자 컴포넌트의 열 팽창 계수에 더 가깝게 되고; 수지막이 보강 재료를 포함하지 않는 경우, 열압착으로부터의 전자 컴포넌트에 대한 손상이 감소될 수 있다.
관통 홀 내에 채워진 수지 및 수지막의 수지를 경화시킴으로써, 제 1 수지 필러 (50α) 및 제 2 수지 필러 (50β) 가 관통 홀 (20) 내에 형성되고, 절연층 (50B) 이 절연성 베이스의 부면, 제 2 도전층, 및 전자 컴포넌트 상에 형성된다. 절연층 (50B) 은 하부 빌드업 레이어의 층간 수지 절연층이다. 제 1 수지 필러 (50α) 의 두께는 20μm 이하이다. 즉, 전자 컴포넌트의 제 1 면은 코어 기판의 제 1 면 아래에 위치되고, 코어 기판의 제 1 면과 전자 컴포넌트의 제 1 면 사이의 거리는 0 보다 크지만 20μm 이하이다.
수지막 (50γ) 의 성분은 수지막으로부터 관통 홀 (20) 내로 스며나오는 성분과 동일할 수도 있다. 만약 그들이 동일하다면, 전자 컴포넌트는 관통 홀 (20) 내에서 동일한 재료 (수지 필러 (50)) 에 의해 둘러싸이기 때문에, 응력은 전자 컴포넌트의 특정 부분에 거의 집중되지 않는다. 전자 컴포넌트는 거의 손상받지 않는다. 수지 필러 (50) 는 무기 입자들 및 수지를 포함한다. 전자 컴포넌트는 수지 및 무기 입자들을 포함하는 한 종류의 수지 필러 (50) 에 의해 둘러싸이는 것이 바람직하다. 전자 컴포넌트는 수지 필러 (50) 에 의해 개구 (20) 내에서 코어 기판에 고정된다.
(11) 테이프가 제거된 후 (도 3(B)), B-스테이지 프리프레그와 같은 수지막이 코어 기판 (30) 의 제 1 면 (FF) 상에 적층된다. 수지막의 수지를 경화시킴으로써, 절연층 (50A) 이 절연성 베이스의 주면, 제 1 도전층, 및 전자 컴포넌트 상의 수지막으로부터 형성된다. 절연층 (50A) 은 상부 빌드업 레이어의 층간 수지 절연층이다. 수지 필러 (50) 는 절연층 (50A) 과 전자 컴포넌트 사이에 존재한다.
(12) 절연층 (50A) 에서, 개구들 (51A) 이 전자 컴포넌트의 전극들 (80) (80A, 80B) (전자 컴포넌트의 보디의 주면 상에 형성된 전극들) 에 도달하도록 형성된다. 또한, 개구들 (51) 이 도전층 또는 스루-홀 도체들에 도달하도록 형성된다. 개구들 (51A) 의 깊이 (V2) 는 개구들 (51) 의 깊이 (V1) 보다 깊다 (도 7 참조). 차이는 0 보다 크지만 20μm 이하이다. 절연층 (50B) 에서, 개구들 (51B) 이 전자 컴포넌트의 전극들 (80C, 80D) (전자 컴포넌트의 보디의 부면 상에 형성된 전극들) 에 도달하거나 전자 컴포넌트의 부면에 도달하도록 형성된다. 제 1 실시형태에서, 코어 기판의 제 2 면과 전자 컴포넌트의 제 2 면 사이의 거리는 20μm 를 초과한다. 또한, 개구들 (510) 은 도전층 또는 스루-홀 도체들에 도달하도록 형성된다. 개구들 (51B) 의 깊이는 개구들 (510) 의 깊이보다 깊도록 형성된다 (도 3(D)). 과망간산염과 같은 산화제를 이용하여, 개구들 (51, 510, 51A, 51B) 의 내부 부분들이 세척된다. 또한, 절연층들 (50) (50A, 50B) 의 표면들은 조면화 (roughen) 된다 (도면들에는 미도시).
(13) 무전해 도금막 (52) 이 절연층들 (50) 의 표면들 상에 및 개구들 (51, 510, 51A, 51B) 의 내벽들 상에 형성된다 (도 3(E)).
(14) 도금 레지스트 (54) 가 무전해 도금막 (52) 상에 형성된다 (도 4(A)).
(15) 다음으로, 전해 도금이 수행되어 도금 레지스트들 (54) 로부터 노출된 무전해 도금막 상에 전해 도금막 (56) 을 형성한다 (도 4(B)).
(16) 그 다음, 도금 레지스트들 (54) 이 5% NaOH 에 의해 제거된다. 무전해 도금막 (52) 및 전해 도금막 (56) 으로 이루어진, 도전층들 (58) (58A, 58B), 비아 도체들 (60A, 60B), 상부 접속 비아 도체들 (60M), 및 더미 비아 도체들 (60D) 을 형성하기 위해 전해 도금막의 부분들 사이의 무전해 도금막들이 제거된다 (도 4(C)). 도전층들 (58) 은 도전성 회로 및 비아 도체들의 랜드들을 포함한다. 절연층들, 절연층들 상의 도전층들 (58), 및 절연층들을 관통하여 상이한 도전층들을 접속시키는 비아 도체들은 상부 빌드업 레이어 및 하부 빌드업 레이어를 형성한다. 상부 빌드업 레이어는 절연성 베이스의 주면 상에 형성되고, 하부 빌드업 레이어는 절연성 베이스의 부면 상에 형성된다.
(17) 개구들 (71) 을 갖는 솔더-레지스트 레이어들 (70) 이 상부 및 하부 빌드업 레이어들 상에 형성된다. 프린트 배선판 (10) 이 완성된다 (도 5(A)). 개구들 (71) 을 통해 노출된 도전층들 또는 비아 도체들은 패드들로서 작용한다. 상부 빌드업 레이어 상의 솔더 레지스트는 상부 솔더-레지스트 레이어이고, 하부 빌드업 레이어 상의 솔더-레지스트는 하부 솔더-레지스트 레이어이다.
(18) 니켈층 (72) 및 금층 (74) 으로 이루어진 금속막이 그 순서대로 패드들 상에 형성된다 (도 5(B)). 주석 및 Ni/Pd/Au 와 같은 다른 금속막들이 또한 사용될 수도 있다.
(19) 그 다음, 상부 솔더-레지스트 레이어의 개구들 (71) 을 통해 노출된 패드들 상에 솔더 범프들 (76U) 이 형성된다. 하부 솔더-레지스트 레이어의 개구들 (71) 을 통해 노출된 패드들 상에 솔더 범프들 (76D) 이 형성된다. 솔더 범프들을 갖는 프린트 배선판 (100) 이 완성된다 (도 6).
IC 칩과 같은 제 2 전자 컴포넌트가 상부 빌드업 레이어의 솔더 범프들 (76U) 을 통해 프린트 배선판 (100) 상에 탑재된다.
제 2 실시형태
도 8 은 제 2 실시형태에 따른 프린트 배선판을 도시한다. 제 1 실시형태의 빌드업 레이어들은 단일층이지만, 제 2 실시형태의 빌드업 레이어들은 이중층이다. 절연성 베이스 상의 절연층들 (50A, 50B) 은 보강 재료를 포함하는 반면, 제 2 층 절연층들 (150A, 150B) 은 보강 재료를 포함하지 않는다. 보강 재료를 포함하는 절연층들로 코어 기판을 샌드위치함으로써, 전자 컴포넌트와 그 전자 컴포넌트에 접속된 비아 도체들 사이의 접속 신뢰성이 향상된다. 그 다음, 층들은 보강 재료를 포함하지 않기 때문에 미세 (fine) 비아 도체들이 제 2 및 후속 절연층들 내에 형성된다. 높은 신뢰성을 가진 고집적도의 프린트 배선판이 획득된다.
제 2 실시형태에 따른 프린트 배선판은 다음과 같은 방법에 의해 획득된다.
제 1 실시형태에서의 단계 (1) 내지 (16) 에서의 절차들이 수행된다. 그 다음, 무기 입자들 및 수지로 이루어진 절연층들 (150A, 150B) 이 절연층들 (50A, 50B) 상에 형성된다. 그 다음, 비아 도체들을 위한 개구들이 도전층들 (58) 또는 비아 도체들 (60B, 60A, 60M) 에 도달하도록 형성된다. 그 다음, 단계 (13) 및 후속하는 단계들이 수행된다. 솔더 범프들을 갖는 프린트 배선판 (101) 이 도 8 에 도시된 바와 같이 완성된다. 제 2 실시형태의 프린트 배선판은 제 1 실시형태의 프린트 배선판과 동일한 방식으로 형성되기 때문에, 제 1 실시형태에서와 동일한 효과들이 달성된다.
제 3 실시형태
도 9 는 제 3 실시형태에 따른 프린트 배선판을 도시한다. 제 3 실시형태의 프린트 배선판은 코어 기판 (30) 의 중앙 부분에 금속층 (330) 을 더 포함한다. 제 3 실시형태에 따른 프린트 배선판의 나머지 부분은 제 1 실시형태의 프린트 배선판과 동일하다. 금속층 때문에, 프린트 배선판에서의 열 방사 (radiation) 가 향상되고, 전자 컴포넌트와 그 전자 컴포넌트에 접속된 비아 도체들 사이의 접속 신뢰성이 향상된다.
제 4 실시형태
도 10 은 제 4 실시형태에 따른 프린트 배선판을 도시한다. 제 4 실시형태에서, 코어 기판 (30) 은 복수의 수지 기판들로 형성된다. 각각의 수지 기판은 보강 재료를 포함한다. 그 다음, 코어 기판 (30) 의 상부면 및 하부면 상의 도전층들이 적층-비아 구조에 의해 접속된다. 이러한 적층-비아 구조는 그들의 각각의 수지 기판들을 관통하는 비아 도체들을 적층함으로써 형성된다. 제 1 실시형태에서의 것과 동일한 효과들이 제 4 실시형태에서 달성된다.
제 5 실시형태
도 11 은 제 5 실시형태에 따른 프린트 배선판의 부분을 도시한다. 관통 홀 (개구) (20) 및 홀 내에 내장된 전자 컴포넌트가 확대되었다. 제 5 실시형태에서, 캐패시터와 같은 전자 컴포넌트 (80) 가 관통 홀 (20) 내에서 기울어져 있다. 도면에서 좌측 부분에 도시된 캐패시터 (80) 의 전극 (제 1 전극) (80A) 에 도달하는 비아 도체를 위한 개구의 깊이 (D1) 는 우측 부분에 도시된 전극 (제 2 전극) (80B) 에 도달하는 비아 도체를 위한 개구의 깊이 (D2) 와 상이하다. 이러한 구조에서도 역시, 캐패시터 (80) 의 제 1 전극 (80A) 의 상부면과 코어 기판의 제 1 면 (FF) 사이에 갭이 존재하기 때문에, 캐패시터의 제 1 전극 (80A) 과 절연층 (50A) 은 거의 접촉을 이루지 않는다. 따라서, 캐패시터가 손상을 입을 위험성이 감소한다. 마찬가지로, 캐패시터 (80) 의 제 2 전극 (80B) 의 상부면과 코어 기판의 제 1 면 (FF) 사이에 갭이 존재하기 때문에, 전자 컴포넌트에 압력이 직접 가해질 가능성이 낮다. 따라서, 전자 컴포넌트는 거의 손상을 입지 않는다. 전자 컴포넌트가 개구 (20) 내에서 경사지는 경우, 전자 컴포넌트는 절연층들이 형성될 때 손상을 입는 경향이 있다. 따라서, 프린트 배선판은 갭 (G) 을 갖는 것이 바람직하다. 특히, 절연층들이 보강재료를 포함하고 전자 컴포넌트가 개구 내에서 경사진 경우에, 프린트 배선판은 갭 (G) 을 갖는 것이 바람직하다.
제 6 실시형태
제 6 실시형태에서, 코어 기판의 제 2 면과 전자 컴포넌트의 제 2 면 사이의 거리 (K) 는 20μm 이하로 설정된다. 따라서, 전자 컴포넌트의 부면 상에 형성된 전극에 도달하는 비아 도체 (하부 접속 비아 도체) 는 프린트 배선판에서의 회로의 일부로서 기능한다. 이에 따라, 이러한 비아 도체는 프린트 배선판에서의 도전층 또는 비아 도체에 접속된다. 제 6 실시형태에 따른 프린트 배선판은 제 1 실시형태에서와 동일한 방법에 의해 제조된다. 제 1 실시형태에서와 동일한 효과들이 제 6 실시형태에서 달성된다.
제 7 실시형태
도 12 는 제 7 실시형태에 따른 프린트 배선판을 도시한다. 제 7 실시형태에서, 프린트 배선판 (100) 의 상부면 상에 인터포저 (interposer; 170) 가 탑재된다.
각 실시형태에서, 절연층 (50A) 이 코어 기판의 제 1 면에 형성되는 경우, 전자 컴포넌트에 직접적인 압력이 가해질 가능성이 낮아지게 된다. 내장 후에, 전자 컴포넌트는 처음에 설계된 대로 기능한다.
예
(1) 에폭시 수지 및 유리 클로스로 이루어진 절연성 기판 (30A) 의 양면에 15μm 의 동박 (32) 이 적층된 동박 적층판 (20A) 이 출발 재료이다. 절연성 베이스 (30A) 의 두께는 0.15mm 이고, 이 베이스는 주면 및 주면 반대편의 부면을 갖는다 (도 1(A)).
(2) 절연성 기판 (30A) 의 주면 (F) 측에서부터 CO2 레이저가 조사되어, 주면으로부터 부면을 향해 좁아지는 제 1 개구부들 (31a) 이 주면 측에 형성된다 (도 1(B)).
(3) 절연성 기판 (30A) 의 부면 (S) 측에서부터 CO2 레이저가 조사되어, 부면으로부터 주면을 향해 좁아지는 제 2 개구부들 (31b) 이 부면 측에 형성된다. 제 1 개구부들 및 제 2 개구부들로 이루어진 스루-홀 도체들을 위한 관통 홀들 (31) 이 형성된다 (도 1(C)).
(4) 관통 홀들의 내벽들 상에 및 동박들 (32) 상에 무전해 도금막 (33) 을 형성하기 위해 무전해 구리 도금이 수행된다. 무전해 구리 도금막 (33) 상에 전해 구리 도금막 (37) 을 형성하기 위해 전해 구리 도금이 추가로 수행되고, 관통 홀들 내에 스루-홀 도체들 (36) 이 형성된다 (도 1(D)).
(5) 소정의 패턴을 갖는 에칭 레지스트 (35) 가 절연성 베이스 (30A) 상의 전해 구리 도금막 (37) 상에 형성된다 (도 1(E)).
(6) 에칭 레지스트들로부터 노출된 전해 구리 도금막 (37), 무전해 구리 도금막 (33), 및 동박 (32) 이 제거된다. 그 다음, 에칭 레지스트들이 제거되고, 도전층들 (34A, 34B) 및 스루-홀 도체들 (36) 이 형성된다 (도 2(A)). 도전층들 (34A, 34B) 은 도전성 회로 및 스루-홀 도체들의 랜드들을 포함한다. 제 1 및 제 2 도전층들의 두께는 25μm 이다.
(7) 레이저를 이용하여, 캐패시터를 수용하기 위한 관통 홀 (20) 이 절연성 베이스의 중앙 부분에 형성된다. 관통 홀 (20) 은 절연성 베이스의 부면 (S) 으로부터 주면 (F) 을 향해 좁아진다. 코어 기판의 두께 (T2) 는 0.2mm 이다 (도 2(B)).
(8) PET 필름 (94) 이 코어 기판의 제 1 면 (FF) 상에 배치되어 관통 홀 (20) 을 덮는다 (도 2(C)).
(9) 디스펜서 (dispenser) 장비를 이용하여, 수지막 (50γ) 이 관통 홀 (20) 을 통해 노출된 테이프 (94) 상에 형성된다. 수지막 (50γ) 의 두께는 대략 5μm 이다. 코어 기판의 제 2 면 측으로부터 마운터를 이용하여 수지막 상에 세라믹 캐패시터가 탑재된다. 세라믹 캐패시터의 두께 (제 1 면으로부터 제 2 면까지의 거리) 는 165μm 이다 (도 13). 도 13 에서, T1 이 전자 컴포넌트의 두께이다.
(10) (Ajinomoto Fine-Techno Co., Ltd. 제조의) ABF-GX13GC 가 코어 기판 (30) 의 제 2 면 (SS) 상에 적층되어 관통 홀 (20) 을 덮는다. 열압착에 의해, 수지 및 무기 입자들이 ABF-GX13GC (50b) 로부터 관통 홀 (20) 내로 스며나오고, 관통 홀 (20) 내에 수지가 채워진다. 수지가 경화되고, 절연성 베이스의 부면 및 제 2 도전층 상에 절연층 (50B) 이 형성된다. 또한, 관통 홀 내에 수지 필러가 형성된다. 세라믹 캐패시터는 관통 홀 내에서 수지 필러에 의해 둘러싸인다 (도 3(A)). 갭 (G) 은 5μm 이다. 수지막 (50γ) 의 성분과 ABF-GX13GC 로부터 관통 홀 (20) 내로 스며나오는 성분이 동일하기 때문에, 세라믹 캐패시터는 한 종류의 수지 필러 (50) 에 의해 둘러싸인다.
(11) 테이프가 제거된 후 (도 3(B)), (Ajinomoto Fine-Techno Co., Ltd. 제조의) ABF-GX13GC (50b)가 코어 기판 (30) 의 제 1 면 (FF) 상에 라미네이트된다. ABF-GX13GC 를 경화시킴으로써, 절연층 (50A) 이 절연성 베이스의 주면 상에 및 제 1 도전층 상에 형성된다 (도 3(C)). 절연층 (50A, 50B) 의 두께는 50μm 이다.
(12) 절연층 (50A) 에서, 개구들 (51A) 이 캐패시터의 전극들 (80A, 80B) 에 도달하도록 형성된다. 또한, 개구들 (51) 이 도전층 또는 스루-홀 도체들에 도달하도록 형성된다. 개구들 (51) 의 깊이는 25μm 이고, 개구들 (51A) 의 깊이는 30μm 이다. 절연층 (50B) 에서, 개구들 (51B) 이 세라믹 캐패시터의 전극들 (80C, 80D) 에 도달하도록 형성된다. 코어 기판의 제 2 면과 캐패시터의 제 2 면 사이의 거리는 55μm 이다. 개구들 (51B) 에 추가하여, 개구들 (510) 이 도전층 또는 스루-홀 도체들에 도달하도록 형성된다. 개구들 (51B) 의 깊이는 개구들 (510) 의 깊이 (25μm) 보다 깊다 (도 3(D) 참조). 거리 (K) 는 30μm 이기 때문에, 개구들 (51B) 은 더미 비아 도체들을 위한 개구들이다.
(13) 무전해 구리 도금막 (52) 이 절연층들 (50) 의 표면들 상에 및 개구들 (51, 510, 51A, 51B) 의 내벽들 상에 형성된다 (도 3(E)).
(14) 도금 레지스트 (54) 가 무전해 도금막 (52) 상에 형성된다 (도 4(A)).
(15) 다음으로, 전해 도금이 수행되어 도금 레지스트들 (54) 로부터 노출된 무전해 구리 도금막들 상에 전해 도금막 (56) 을 형성한다 (도 4(B)).
(16) 그 다음, 도금 레지스트들 (54) 이 5% NaOH 에 의해 제거된다. 무전해 도금막 (52) 및 전해 도금막 (56) 으로 이루어진, 도전층들 (58), 비아 도체들 (60B, 60A, 60M), 및 더미 비아 도체들 (60D) 을 형성하기 위해 전해 도금막들의 부분들 사이의 무전해 도금막들이 제거된다 (도 4(C)). 상부 및 하부 빌드업 레이어들이 형성된다.
(17) 개구들 (71) 을 갖는 솔더-레지스트 레이어들 (70) 이 상부 및 하부 빌드업 레이어들 상에 형성된다. 프린트 배선판 (100) 이 완성된다 (도 5(A)).
(18) 니켈층 (72) 및 금층 (74) 으로 이루어진 금속막이 그 순서대로 패드들 상에 형성된다 (도 5(B)).
(19) 그 다음, 상부 솔더-레지스트 레이어의 개구들 (71) 을 통해 노출된 패드들 상에 솔더 범프들 (76U) 이 형성된다. 하부 솔더-레지스트 레이어의 개구들 (71) 을 통해 노출된 패드들 상에 솔더 범프들 (76D) 이 형성된다. 솔더 범프들을 갖는 프린트 배선판 (100) 이 완성된다 (도 6). IC 칩이 상부 빌드업 레이어의 솔더 범프들 (76U) 을 통해 프린트 배선판 (10) 상에 탑재된다.
전자 컴포넌트 (80) 의 전극 (80A) 의 상부면과 코어 기판의 제 1 면 (FF) 사이에 갭 (G) 이 존재하기 때문에, 캐패시터의 전극 (80A) 과 코어 재료를 포함하는 절연층 (50A) 은 접촉할 가능성이 낮다. 따라서, 전자 컴포넌트의 품질의 저하가 억제된다.
코어 기판의 제 1 면과 세라믹 캐패시터의 제 1 면이 연마되고 수지 절연층이 이들 면들 상에 형성되는 경우에, 수지 절연층은 세라믹 캐패시터 상에 직접 형성될 것으로 생각된다. 열압착에 의해 수지 절연층이 형성될 때, 세라믹 캐패시터의 보디와 그것의 전극들은 열 및 압력에 의해 손상될 수도 있다고 생각된다. 세라믹 캐패시터는 부서질 수도 있다. 또한, 세라믹 캐패시터의 캐패시턴스가 변화될 수도 있다고 생각된다. 세라믹 캐패시터를 갖는 프린트 배선판의 접속 신뢰성이 감소될 것으로 생각된다.
본 발명의 일 양태에 따른 프린트 배선판은 다음과 같은 것들을 갖는다: 주면 및 그 주면 반대편의 부면을 가지고, 전자 컴포넌트를 수용하는 관통 홀을 갖는 절연성 베이스; 절연성 베이스의 주면 상에 형성된 제 1 도전층; 절연성 베이스의 부면 상에 형성된 제 2 도전층; 전극을 가지고, 그 전극이 절연성 기판의 주면을 향하도록 관통 홀 내에 수용된 제 1 전자 컴포넌트; 절연성 베이스의 주면 상에 및 제 1 전자 컴포넌트 상에 형성되고, 제 2 전자 컴포넌트를 탑재하기 위한 패드 및 전극에 접속된 비아 도체를 갖는 상부 빌드업 레이어; 절연성 베이스의 부면 상에 및 제 1 전자 컴포넌트 상에 형성된 하부 빌드업 레이어. 이러한 배선판에서, 제 1 전자 컴포넌트의 전극의 상부면과 제 1 도전층의 상부면 사이에 갭 (G) 이 존재하고, 이 갭 (G) 은 0 보다 크게 설정된다.
명백하게, 본 발명의 수많은 변형들 및 변화들이 전술한 교시들에 비추어 가능하다. 따라서, 첨부된 청구항들의 범위 내에서 본 발명은 본원에서 구체적으로 설명된 것 이외의 것으로 실시될 수도 있다는 것이 이해되어야 한다.
Claims (20)
- 프린트 배선판으로서,
절연성 기재를 포함하고, 전자 컴포넌트를 수용하도록 구성된 관통 홀을 갖는 코어 기판;
상기 코어 기판의 제 1 면 상에 형성된 제 1 도전층;
상기 코어 기판의 상기 제 1 면의 반대 측의, 상기 코어 기판의 제 2 면 상에 형성된 제 2 도전층;
전극을 갖는 제 1 전자 컴포넌트로서, 상기 제 1 전자 컴포넌트의 상기 전극이 상기 코어 기판의 상기 제 1 면을 향하도록 상기 코어 기판의 상기 관통 홀 내에 수용된, 상기 제 1 전자 컴포넌트;
상기 코어 기판의 상기 제 1 면 상에 및 상기 제 1 전자 컴포넌트 상에 형성된 제 1 빌드업 구조로서, 상기 제 1 빌드업 구조 상에 제 2 전자 컴포넌트를 탑재하도록 구성된 패드 및 상기 제 1 전자 컴포넌트의 상기 전극에 접속된 비아 도체를 포함하는, 상기 제 1 빌드업 구조; 및
상기 코어 기판의 상기 제 2 면 상에 및 상기 제 1 전자 컴포넌트 상에 형성된 제 2 빌드업 구조를 포함하며,
상기 제 1 전자 컴포넌트의 상기 전극은 상기 코어 기판의 상기 제 1 면을 향하는 상부면을 가지고, 상기 제 1 도전층은 상기 코어 기판의 상기 제 1 면으로부터 멀어지는 방향을 향하는 상부면을 가지며, 상기 제 1 전자 컴포넌트는 상기 제 1 전자 컴포넌트의 상기 전극의 상기 상부면이 상기 제 1 도전층의 상기 상부면과 갭을 형성하도록 상기 코어 기판의 상기 관통 홀 내에 배치되는, 프린트 배선판. - 제 1 항에 있어서,
상기 갭은 20μm 보다 작게 설정되는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 전자 컴포넌트는, 세라믹 적층체로서 상기 세라믹 적층체의 제 1 면에 형성된 제 1 전극 및 제 2 전극과 상기 세라믹 적층체의 상기 제 1 면의 반대 측의 상기 세라믹 적층체의 제 2 면에 형성된 제 3 전극 및 제 4 전극을 갖는 상기 세라믹 적층체를 포함하는 캐패시터이고, 상기 캐패시터의 상기 제 1 전극 및 상기 제 2 전극은 상기 코어 기판의 상기 제 1 면의 방향으로 향하는, 프린트 배선판. - 제 3 항에 있어서,
상기 제 1 전극 및 상기 제 3 전극은 상기 세라믹 적층체의 측벽 도체 및 내부 도체 중 일방에 의해 접속되고, 상기 제 2 전극 및 상기 제 4 전극은 상기 세라믹 적층체의 측벽 도체 및 내부 도체 중 일방에 의해 접속되는, 프린트 배선판. - 제 3 항에 있어서,
상기 제 2 빌드업 구조는 상기 캐패시터의 상기 제 3 전극 및 상기 제 4 전극의 적어도 일방에 접속되는 더미 비아 도체를 갖는, 프린트 배선판. - 제 1 항에 있어서,
상기 전자 컴포넌트는 120μm 내지 160μm 의 범위 내의 두께를 가지고, 상기 제 2 도전층은 상기 코어 기판의 상기 제 2 면으로부터 멀어지는 방향을 향하는 상부면을 가지며, 상기 제 1 도전층의 상기 상부면과 상기 제 2 도전층의 상기 상부면은 170μm 내지 250μm 의 범위 내의 거리만큼 이격되는, 프린트 배선판. - 제 1 항에 있어서,
상기 코어 기판을 관통하는 스루-홀 내에 형성된 스루-홀 도체를 더 포함하고, 상기 코어 기판 내의 상기 스루-홀은 상기 코어 기판의 상기 제 1 면으로부터 상기 코어 기판의 상기 제 2 면을 향하여 좁아지는 제 1 개구부 및 상기 코어 기판의 상기 제 2 면으로부터 상기 코어 기판의 상기 제 1 면을 향하여 좁아지는 제 2 개구부를 갖는, 프린트 배선판. - 제 3 항에 있어서,
상기 코어 기판은 내층 금속층을 더 포함하는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 빌드업 구조 상에 탑재된 인터포저 (interposer) 를 더 포함하는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 절연층의 상기 수지는 상기 코어 기판의 상기 관통 홀 내에 남아 있는 공간을 채우는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 제 2 빌드업 구조는 수지를 포함하는 절연층을 포함하는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 절연층은 상기 절연층을 관통해 연장되어 상기 제 1 전자 컴포넌트의 상기 전극에 도달하는 비아 홀을 가지며, 상기 비아 도체는 상기 절연층을 관통해 형성된 상기 비아 홀 내에 형성되는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 절연층은 상기 절연층을 관통해 연장되어 상기 제 1 전자 컴포넌트의 상기 전극에 도달하는 비아 홀을 가지며, 상기 비아 도체는 상기 절연층을 관통해 형성된 상기 비아 홀을 채우는 도금 재료를 포함하는, 프린트 배선판. - 제 3 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 절연층은 상기 절연층을 관통해 연장되어 상기 제 1 전자 컴포넌트의 상기 제 1 전극 및 상기 제 2 전극에 각각 도달하는 제 1 비아 홀 및 제 2 비아 홀을 가지며, 상기 제 1 빌드업 구조는 상기 절연층을 관통해 형성된 상기 제 1 비아 홀 내에 형성된 제 1 비아 도체 및 상기 절연층을 관통해 형성된 상기 제 2 비아 홀 내에 형성된 제 2 비아 도체를 갖는, 프린트 배선판. - 제 3 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 절연층은 상기 절연층을 관통해 연장되어 상기 제 1 전자 컴포넌트의 상기 제 1 전극 및 상기 제 2 전극에 각각 도달하는 제 1 비아 홀 및 제 2 비아 홀을 가지며, 상기 제 1 빌드업 구조는 상기 절연층을 관통해 형성된 상기 제 1 비아 홀을 채우는 도금 재료를 포함하는 제 1 비아 도체 및 상기 절연층을 관통해 형성된 상기 제 2 비아 홀을 채우는 도금 재료를 포함하는 제 2 비아 도체를 갖는, 프린트 배선판. - 제 3 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 절연층은 상기 절연층을 관통해 연장되어 상기 제 1 전자 컴포넌트의 상기 제 1 전극 및 상기 제 2 전극에 각각 도달하는 제 1 비아 홀 및 제 2 비아 홀을 가지며, 상기 제 1 빌드업 구조는 상기 절연층을 관통해 형성된 상기 제 1 비아 홀 내에 형성된 제 1 비아 도체 및 상기 절연층을 관통해 형성된 상기 제 2 비아 홀 내에 형성된 제 2 비아 도체를 가지고, 상기 제 2 빌드업 구조는 상기 캐패시터의 상기 제 3 전극 및 상기 제 4 전극의 적어도 일방에 접속된 더미 비아 도체를 갖는, 프린트 배선판. - 제 3 항에 있어서,
상기 제 1 빌드업 구조는 수지를 포함하는 절연층을 포함하고, 상기 절연층은 상기 절연층을 관통해 연장되어 상기 제 1 전자 컴포넌트의 상기 제 1 전극 및 상기 제 2 전극에 각각 도달하는 제 1 비아 홀 및 제 2 비아 홀을 가지며, 상기 제 1 빌드업 구조는 상기 절연층을 관통해 형성된 상기 제 1 비아 홀을 채우는 도금 재료를 포함하는 제 1 비아 도체 및 상기 절연층을 관통해 형성된 상기 제 2 비아 홀을 채우는 도금 재료를 포함하는 제 2 비아 도체를 가지고, 상기 제 2 빌드업 구조는 상기 캐패시터의 상기 제 3 전극 및 상기 제 4 전극의 적어도 일방에 접속된 더미 비아 도체를 갖는, 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 빌드업 구조 상에 탑재되어 상기 비아 도체를 통해 상기 제 1 전자 컴포넌트에 접속되는 인터포저를 더 포함하는, 프린트 배선판. - 제 1 항에 있어서,
상기 코어 기판을 관통하는 스루-홀 내에 형성된 스루-홀 도체를 더 포함하고, 상기 스루-홀 도체는 상기 제 1 도전층에서의 도전성 회로 및 상기 제 2 도전층에서의 도전성 회로를 접속시키고, 상기 코어 기판 내의 상기 스루-홀은 상기 코어 기판의 상기 제 1 면으로부터 상기 코어 기판의 상기 제 2 면을 향해 좁아지는 제 1 개구부 및 상기 코어 기판의 상기 제 2 면으로부터 상기 코어 기판의 상기 제 1 면을 향해 좁아지는 제 2 개구부를 갖는, 프린트 배선판.
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