KR20160114792A - 코일 내장 집적회로 기판 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 코일 내장 집적회로 기판은, 적어도 부분적으로 가공된 공간이 형성된 코어 기판, 상기 적어도 부분적으로 가공된 공간 내에 배치되는 코일, 상기 코일 주변 공간 및 상기 적어도 부분적으로 가공된 공간 내 공극을 채우는 충진재, 및 상기 코어 기판의 상, 하면에 형성되는 절연층을 포함하는 코일 내장 집적회로 기판 및 그 제조 방법을 제공한다.

Description

코일 내장 집적회로 기판 및 그 제조 방법{COIL EMBEDED INTEGRATED CIRCUIT SUBSTRATE AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 코일이 내장되는 집적회로 기판 및 그 제조 방법에 관한 것이다.
전자기기의 고성능화 및 소형화의 요구에 부응하여 전자부품이 고밀도화 및 고성능화되고 있다. 따라서 전자부품의 고밀도 실장이 가능한 소형 집적회로 기판의 수요가 점점 증가하고 있다. 이러한 요구에 부응하여 서로 다른 층에 형성되는 배선 간 또는 전자부품과 배선 간을 비아 홀(via hole)에 의하여 전기적으로 접속하는 다층 회로기판의 개발이 진행되고 있다.
다층 회로기판은 전자부품 간을 접속하는 배선을 단축할 수 있을 뿐만 아니라 고밀도 배선화를 실현할 수 있는 장점이 있다. 그리고 전자부품의 실장으로 인해 집적회로 기판의 표면적을 넓힐 뿐만 아니라 전기적 특성도 우수한 장점이 있다.
특히, 기판에 전자부품을 삽입하는 임베디드 집적회로 기판은 전자부품 등이 기판에 표면에 실장되는 것이 아니라, 기판의 내부에 임베딩(embedding)되기 때문에 기판의 소형화, 고밀도화 및 고성능화 등이 가능하여 그 수요가 점차 증가하고 있는 추세이다.
실시예들은 코일이 내장되는 집적회로 기판 및 그 제조 방법에 관하여 기술하며, 보다 구체적으로 코어 기판 내부에 코일이 직접 내장되고 코일 주변 공간이 충진재로 충전되어 집적회로 기판의 부피 및 용량을 조절할 수 있는 기술을 제공한다.
일 실시예에 따른 코일 내장 집적회로 기판은, 적어도 부분적으로 가공된 공간이 형성된 코어 기판, 상기 적어도 부분적으로 가공된 공간 내에 배치되는 코일, 상기 코일 주변 공간 및 상기 적어도 부분적으로 가공된 공간 내 공극을 채우는 충진재, 및 상기 코어 기판의 상, 하면에 형성되는 절연층을 포함한다.
여기서, 상기 코일은 상기 적어도 부분적으로 가공된 공간 내에 권선 방향에 대하여 수평 또는 수직으로 내장된 권선 코일일 수 있다.
상기 충진재는 금속(Metal) 자성체 분말과 수지 혼합물이 혼합된 자성체 수지 복합체로 이루어질 수 있다.
상기 금속 자성체 분말은 Fe를 주성분으로 하고 Si 또는 Cr을 포함할 수 있다.
상기 충진재는 페라이트(Ferrite)와 수지 혼합물로 이루어질 수 있다.
상기 충진재는 수지 혼합물로 충진되어 고주파 매칭용 인덕터로 이용될 수 있다.
상기 절연층을 관통하여 형성되는 비아 홀(via hole) 내부에 전도성 물질이 채워진 비아; 및 상기 절연층 상에 형성되어 상기 비아와 접속되는 회로 패턴을 더 포함할 수 있다.
상기 코일은 상기 비아 홀을 통하여 도금 또는 솔더(solder)로 상, 하층에 형성된 상기 회로 패턴과 연결되며, 상기 코일이 내장된 상기 충진재의 상면과 하면 중 적어도 하나 이상의 방향으로 상기 회로 패턴과 연결될 수 있다.
전력관리반도체(Power Management IC; PMIC)용 기판의 내장형 파워 인덕터(Power Inductor)로 이용될 수 있다.
다른 실시예에 따른 코일을 내장하는 집적회로 기판 제조 방법은 코어 기판에 적어도 부분적으로 가공된 공간을 형성하는 단계, 상기 적어도 부분적으로 가공된 공간 내에 코일을 삽입하는 단계, 충진재를 이용하여 상기 적어도 부분적으로 가공된 공간 내 공극을 충진하는 단계, 및 상기 코어 기판 및 상기 충진재의 상, 하면에 절연층을 형성하는 단계를 포함한다.
상기 코일을 삽입하는 단계는 상기 적어도 부분적으로 가공된 공간 내에 권선 방향에 대하여 수평 또는 수직으로 권선 코일을 삽입할 수 있다.
상기 절연층을 형성하는 단계는 상기 코어 기판 및 상기 충진재의 상면에 상부 절연층을 형성하는 단계; 상기 충진재의 하면에 충진재를 충진하여 상기 코일을 매설하는 단계; 및 상기 코어 기판 및 상기 충진재의 하면에 하부 절연층을 형성하는 단계를 포함할 수 있다.
상기 적어도 부분적으로 가공된 공간 내에 코일을 삽입하는 단계는 상기 적어도 부분적으로 가공된 공간이 형성된 상기 코어 기판의 하면에 접착 필름을 부착하는 단계; 및 상기 적어도 부분적으로 가공된 공간 내에 상기 코일을 삽입하여 상기 접착 필름 상에 부착하는 단계를 포함하고, 상기 하면에 절연층을 형성하기 전에 상기 코어 기판의 하면에 부착된 상기 접착 필름을 제거할 수 있다.
상기 절연층의 일부분을 제거하여 비아 홀(via hole)을 형성하는 단계; 상기 비아 홀 내부에 전도성 물질을 채워 비아를 형성하는 단계; 및 상기 절연층 상에 상기 비아와 접속되는 회로 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 코일을 상기 비아 홀을 통하여 도금 또는 솔더(solder)로 상, 하층에 형성된 상기 회로 패턴과 연결하며, 상기 코일이 내장된 상기 충진재의 상면과 하면 중 적어도 하나 이상의 방향으로 상기 회로 패턴과 연결할 수 있다.
실시예들은 코어 기판 내부에 코일이 직접 내장되고 코일 주변 공간이 충진재로 충전되어, 집적회로 기판의 부피 및 용량을 선택적으로 조절할 수 있다.
도 1은 일 실시예에 따른 코일 내장 집적회로 기판을 개략적으로 나타내는 단면도이다.
도 2 내지 도 10은 일 실시예에 따른 코일 내장 집적회로 기판 제조 방법을 개략적으로 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 실시예들을 설명한다. 그러나, 기술되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시예들에 의하여 한정되는 것은 아니다. 또한, 여러 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 일 실시예에 따른 코일 내장 집적회로 기판을 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 코일 내장 집적회로 기판은 코어 기판(10), 코일(20), 충진재(30), 및 절연층(40)을 포함한다.
코어 기판(10)은 적어도 부분적으로 가공된 공간이 형성되어 코일 등을 실장한다. 코어 기판(10)의 적어도 일부의 공간은 캐비티(cavity)로서 가공된다. 이러한 가공은 물리적, 광학적, 화학적 수단에 의하여 수행될 수 있으며, 캐비티의 사이즈 및 형상은 설계상, 제작 공정상의 필요에 의하여 다양하게 결정될 수 있으며, 내장될 코일의 수에 따라 복수 개 형성되는 것이 가능하다.
코어 기판(10)은 예컨대, CCL(Copper Clad Laminate), PPG, ABF(Ajimoto Build-up Film), 에폭시, 폴리이미드 등의 재료가 사용될 수 있다.
예를 들어 코어 기판(10)의 상, 하부에는 금속박, 동박이 형성되거나 또는 내층 회로 패턴이 형성될 수 있다. 혹은, 코어 기판(10)의 일측 및 타측 표면 중 적어도 하나에 내층 회로 패턴이 형성될 수 있다. 예컨대, 코어 기판(10)은 관통 홀에 충전된 관통 비아 및 표면 상에 형성된 내층 회로 패턴을 포함할 수도 있다.
코일(20)은 코어 기판(10)의 적어도 부분적으로 가공된 공간인 캐비티 내에 배치되며, 주변 공간은 충진재(30)로 채워져 안정적으로 코일(20)이 안착된다. 이러한 코일(20)은 권선 코일(winding coil)로 이루어질 수 있으며, 코어 기판(10)의 적어도 부분적으로 가공된 공간 내에서 권선 방향에 대하여 수평 또는 수직으로 내장될 수 있으나, 이에 제한되지는 않는다.
코일(20)의 내장은, 예를 들어 인쇄회로기판(Printed Circuit Board; PCB)의 코어층에 적어도 부분적으로 가공된 공간을 형성하여 안착시키거나, 코일 실장면 아래　PCB 또는 Cu로 형성된 회로에 솔더(solder)를 이용하여 코일(20)을 직접 부착할 수도 있다. 코일(20) 주변 일정 영역에는 금속(Metal) 자성체 분말,　페라이트(Ferrite), 수지 혼합물, 및 자성체 수지 복합체 중 적어도 하나 이상의 충진재(30)로 충진하여 파워 인덕터(Power Inductor)나 고주파용 인덕터로 이용될 수 있다.
충진재(30)는 코일(20) 주변 공간과 코어 기판(10)의 적어도 부분적으로 가공된 공간 내 공극을 채운다. 이러한 코일(20)과 코어 기판(10)은 서로 공극(air gap)을 가지도록 배치되며, 코일(20)과 코어 기판(10)이 서로 공극(air gap)을 가지도록 배치됨에 따라 형성되는 코일(20)과 코어 기판(10) 사이의 공간부는 충진재(30)에 의해 충진된다.
충진재(30)는 예를 들어, 금속 자성체 분말과 수지 혼합물이 혼합된 자성체 수지 복합체로 이루어질 수 있으며, 이 때 금속 자성체 분말은 Fe를 주성분으로 하고 Si 또는 Cr을 포함할 수 있다. 예컨대 충진재(30)는 페라이트(Ferrite)와 수지 혼합물로 이루어져 코일(20)을 매설하도록 할 수 있다. 이와 같이 금속 자성체 분말 또는 페라이트를 수지 혼합물과 혼합하여 형성된 자성체 수지 복합체를 이용하여 내장된 코일(20) 주변 공간에 충진함으로써, 인덕턴스(Inductance)를 높여 파워 인덕터(Power Inductor) 역할을 하게 할 수 있다.　
또한 충진재(30)는 수지 혼합물로만 충진되어 고주파 매칭용 인덕터로 이용될 수도 있다.
한편, 충진재(30)는 시트 타입(sheet type)으로 형성되어 코일(20)의 상, 하면 방향으로 각각 충진될 수도 있다. 특히, 충진재(30)는 금속 자성체 분말 및 수지 혼합물이 시트 형태로 성형되어, 코일(20)의 적어도 일면에 적층되어 압착된 이후에 경화될 수 있다. 예를 들어, 충진재(30)는 코일 인덕터의 높은 자성 특성과 DC-Bias를 얻기 위한 재료를 포함할 수 있으며, 특히 금속 자성체 분말과 수지 혼합물로서 금속 자성체 분말은 Fe, Cr, Si를 주성분으로 하는 조분과 미분을 사용하고, 수지 혼합물은 에폭시계 수지를 사용할 수 있다. 이를 통하여 소정 두께를 갖는 시트가 성형될 수 있다.
이와 같이 코어 기판(10) 내부에 코일(20)을 직접 내장하고, 내장된 코일(20) 주위에 금속 자성체 분말과 수지 혼합물 또는 페라이트 자성체와 수지 혼합물을 채워 넣고, 비아(via)(50)를 통해 코일과 회로를 연결하여 집적회로 기판 내 인덕터 실장 면적을 줄일 수 있다. 또한, 집적회로 기판 내 원하는 코일을 직접 실장함으로써, 완성된 칩으로서의 인덕터 표준 용량이나 크기에 제한 받지 않고, 코일 형상, 크기(면적), 두께를 선택할 수 있어 설계 자유도를 높일 수 있다.
절연층(40)은 코어 기판(10) 및 충진재(30)의 상, 하면에 각각 형성된다. 이러한 절연층(40)의 재료는 기판에 사용되는 공지의 절연재료일 수 있으며, 향후 개발될 기판용 절연재료의 사용이 배제되지 않는다. 예컨대, 프리프레그(prepreg), ABF(Ajimoto Build-up Film), 에폭시 수지, 폴리이미드 수지 등이 사용될 수 있으며, 또한 일면에 동박이 형성되어 있는 절연층(40)이 절연성 코어 기판(10) 상에 적층될 수도 있다.
이러한 절연층(40)은 시트 타입(sheet type)으로 코어 기판(10)의 상, 하면에 각각 형성될 수도 있다.
절연층(40)의 적층 시 반경화 상태의 절연재료를 적층한 후 압착시켜 코어 기판(10)의 상, 하면의 공간을 채울 수 있으며, 반경화 정도 내지 압착 강도를 조절함으로써 적층 두께 및 그 형태를 변형하는 것도 가능하다.
일 실시예에 따른 코일 내장 집적회로 기판은 절연층(40)을 관통하여 형성된 비아 홀(via hole) 내부에 전도성 물질로 채워진 비아(50)와, 절연층(40) 상에 형성되어 비아(50)와 접속되는 회로 패턴(51)을 더 포함할 수 있다.
비아(50)는 코일(20)과 전기적으로 연결되도록 형성된다. 절연층(40)을 관통하여 형성된 비아 홀 내부를 도금, 솔더(solder) 등의 방식에 의해 전도성 물질로 충전함으로써 비아(50)가 형성될 수 있다.
회로 패턴(51)은 절연층(40)에 비아(50)와 전기적으로 연결되도록 형성될 수 있다. 회로 패턴(51)은 비아(50)의 형성을 위한 도금, 솔더(solder) 등에 의해 비아(50)와 동시에 형성될 수도 있으며, 상술한 바와 같이 절연층(40)에 동박이 형성되어 있는 경우에는 동박의 일부가 에칭에 의해 제거됨으로써 회로 패턴(51)이 형성될 수도 있다.
이와 같이 코일(20)은 비아 홀을 통하여 도금 또는 솔더(solder)(52)로 상, 하층에 형성된 회로 패턴(51)과 연결되며, 코일(20)이 내장된 충진재(30)의 상면과 하면 중 적어도 하나 이상의 방향으로 회로 패턴(51)과 연결될 수 있다.
그리고 비아(50) 및 회로 패턴(51) 등이 형성된 절연층(40)의 외부 표면에는 솔더 레지스트(60)가 더 형성될 수 있다. 솔더 레지스트(60)는 비아(50) 및 회로 패턴(51) 등의 일부분을 덮어 부품의 실장 시 이루어지는 솔더(solder) 등에 의해 원하지 않는 접속을 방지하는 피막으로서의 역할을 할 수 있다.
한편, 일 실시예에 따른 코일 내장 집적회로 기판은 전력관리반도체(Power Management IC; PMIC)용 기판의 내장형 파워 인덕터(Power Inductor) 등과 같이 실장해야 할 파워 인덕터의 수가 많고, 부피가 커서 임베디드(embedded)의 필요성이 높은 경우에 효율적으로 이용될 수 있다.
이와 같이 PCB 기판 등의 집적회로 기판 내부에 코일을 직접 내장하고, 내장된 코일 주위에 금속 자성체 분말 및 수지 혼합물, 또는 페라이트 자성체 및 수지 혼합물 등을 채워 넣고, 비아를 형성하여 코일과 회로를 연결함으로써, 완성된 칩 부품 형태로 수동부품을 내장하는 것보다 코일 형상과 용량의 설계 자유도가 개선될 수 있다. 또한, 낮은 프로파일(Low Profile)형 IC 모듈(module) 제작을 위한 임베디드(embedded) 인쇄회로기판(PCB)에 적합한 구조를 가질 수 있다.
도 2 내지 도 10은 일 실시예에 따른 코일 내장 집적회로 기판 제조 방법을 개략적으로 나타내는 도면이다.
도 2 내지 도 10을 참조하면, 일 실시예에 따른 코일 내장 집적회로 기판의 제조 방법은 코어 기판에 적어도 부분적으로 가공된 공간을 형성하는 단계, 적어도 부분적으로 가공된 공간 내에 코일을 삽입하는 단계, 충진재를 이용하여 적어도 부분적으로 가공된 공간 내 공극을 충진하는 단계, 및 코어 기판 및 충진재의 상, 하면에 절연층을 형성하는 단계를 포함하여 이루어진다.
또한, 절연층을 형성하는 단계는 코어 기판 및 충진재의 상면에 상부 절연층을 형성하는 단계, 충진재의 하면에 충진재를 충진하여 코일을 매설하는 단계, 및 코어 기판 및 충진재의 하면에 하부 절연층을 형성하는 단계를 포함할 수 있다.
아래에서는 도 2 내지 도 10을 참조하여 본 실시예의 각 공정에 대하여 보다 상세히 설명한다.
도 2를 참조하면, 일 실시예에 따른 코일 내장 집적회로 기판의 제조 방법은 먼저 코어 기판(110)에 적어도 부분적으로 가공된 공간(111)을 형성한다. 코어 기판(110)의 적어도 일부의 공간은 캐비티(cavity)로서 가공된다. 이러한 가공은 물리적, 광학적, 화학적 수단에 의하여 수행될 수 있으며, 캐비티의 사이즈 및 형상은 설계상, 제작 공정상의 필요에 의하여 다양하게 결정될 수 있다.
코어 기판(110)은 예컨대, CCL(Copper Clad Laminate), PPG, ABF(Ajimoto Build-up Film), 에폭시, 폴리이미드 등의 재료가 사용될 수 있다.
예를 들어 코어 기판(110)의 상, 하부에는 금속박, 동박이 형성되거나 또는 내층 회로 패턴이 형성될 수 있다. 혹은, 코어 기판(110)의 일측 및 타측 표면 중 적어도 하나에 내층 회로 패턴이 형성될 수 있다. 예컨대, 코어 기판(110)은 관통 홀에 충전된 관통 비아 및 표면 상에 형성된 내층 회로 패턴을 포함할 수도 있다.
도 4를 참조하면, 코어 기판(110)의 적어도 부분적으로 가공된 공간인 캐비티 내에 코일(120)을 삽입한다.
예컨대, 코일(120)은 권선 코일로 이루어질 수 있으며, 코어 기판(110)의 적어도 부분적으로 가공된 공간(111) 내에 권선 방향에 대하여 수평 또는 수직으로 권선 코일을 삽입할 수 있다.
코어 기판(110)의 적어도 부분적으로 가공된 공간(111) 내에 코일을 삽입하여 고정하기 위해, 도 3에 도시된 바와 같이, 적어도 부분적으로 가공된 공간(111)이 형성된 코어 기판(110)의 하면에 접착 필름(170)을 부착할 수 있다.
다음으로 코어 기판(110)의 적어도 부분적으로 가공된 공간(111) 내에 코일(120)을 삽입하여 접착 필름(170) 상에 부착함으로써, 도 4에 도시된 바와 같이, 코일(120)을 안정적으로 안착 및 고정시킬 수 있다.
여기서 부착된 접착 필름(170)은, 도 7에 도시된 바와 같이, 코어 기판(110)의 하면에 절연층(140)을 형성하기 전에 코어 기판(110)의 하면에 부착된 접착 필름(170)을 제거할 수 있다.
도 5을 참조하면, 충진재(130)를 이용하여 코어 기판(110)의 적어도 부분적으로 가공된 공간 내 공극을 충진하여 코일(120)을 덮는다. 이러한 코일(120)과 코어 기판(110)은 서로 공극(air gap)을 가지도록 배치되며, 코일(120)과 코어 기판(110)이 서로 공극(air gap)을 가지도록 배치됨에 따라 형성되는 코일(20)과 코어 기판(10) 사이의 공간부는 충진재(130)에 의해 충진된다.
충진재(130)는 예를 들어, 금속 자성체 분말과 수지 혼합물이 혼합된 자성체 수지 복합체로 이루어질 수 있으며, 이 때 금속 자성체 분말은 Fe를 주성분으로 하고 Si 또는 Cr을 포함할 수 있다. 예컨대 충진재(130)는 페라이트(Ferrite)와 수지 혼합물로 이루어져 코일(120)을 매설하는 형태를 이루도록 할 수 있다. 이와 같이 금속 자성체 분말 또는 페라이트를 수지 혼합물과 혼합하여 형성된 자성체 수지 복합체를 이용하여 내장된 코일(120) 주변 공간에 충진함으로써, 인덕턴스(Inductance)를 높여 파워 인덕터(Power Inductor) 역할을 하게 할 수 있다.　
또한 충진재(130)는 수지 혼합물로만 충진되어 고주파 매칭용 인덕터로 이용될 수도 있다.
이러한 충진재(130)는 시트 타입(sheet type)으로 형성되어 코일(120)의 상, 하면 방향으로 각각 충진될 수도 있다. 특히, 충진재(130)는 금속 자성체 분말 및 수지 혼합물이 시트 형태로 성형되어, 코일(120)의 적어도 일면에 적층되어 압착된 이후에 경화될 수 있다. 예를 들어, 충진재(130)는 코일 인덕터의 높은 자성 특성과 DC-Bias를 얻기 위한 재료를 포함할 수 있으며, 특히 금속 자성체 분말과 수지 혼합물로서 금속 자성체 분말은 Fe, Cr, Si를 주성분으로 하는 조분과 미분을 사용하고, 수지 혼합물은 에폭시계 수지를 사용할 수 있다. 이를 통하여 소정 두께를 갖는 시트가 성형될 수 있다.
이와 같이 코어 기판(110) 내 원하는 코일(120)을 직접 실장함으로써, 완성된 칩으로서의 인덕터 표준 용량이나 크기에 제한 받지 않고 원하는 코일 형상, 크기(면적), 및 두께로 칩을 설계할 수 있다.
그리고 코일 주변 공간을 충진하는 금속 자성체 분말과 수지 혼합물 또는 페라이트 자성체와 수지 혼합물 등의 자성체 수지 복합체의 용량을 자유롭게 설정하여 인덕턴스 특성을 조정할 수 있으며, DC-BIAS, Isat 특성 등 제한된 기판 또는 PCB 배선 내에서 최적의 인덕턴스 특성을 구현할 수 있다.
도 6 및 도 9를 참조하면, 코어 기판(110) 및 충진재(130)의 상, 하면에는 절연층(140)을 형성한다. 이러한 절연층(140)의 재료는 기판에 사용되는 공지의 절연재료일 수 있으며, 향후 개발될 기판용 절연재료의 사용이 배제되지 않는다. 예컨대, 프리프레그(prepreg), ABF(Ajimoto Build-up Film), 에폭시 수지, 폴리이미드 수지 등이 사용될 수 있으며, 또한 일면에 동박이 형성되어 있는 절연층(140)이 절연성 코어 기판(110) 상에 적층될 수도 있다.
이러한 절연층(140)은 시트 타입(sheet type)으로 코어 기판(110)의 상, 하면에 각각 형성될 수도 있다.
절연층(140)은 상부 절연층(141)과 하부 절연층(142)으로 구분하여 순차적으로 형성할 수 있다. 상부 절연층(141) 및 하부 절연층(142)을 순차적으로 형성하기 위해서, 도 6에 도시된 바와 같이, 먼저 코어 기판(110) 및 충진재(130)의 상면에 상부 절연층(141)을 형성할 수 있다.
코일(120)을 안정적으로 안착 및 고정시키기 위해 코어 기판(110) 하면에 접착 필름(170)을 부착한 경우에는, 부착된 접착 필름(170)을 제거한 다음 코어 기판(110)의 하면에 절연층(140)을 형성할 수 있다.
다음으로, 도 8에 도시된 바와 같이 충진재(131) 하면에 충진재(132)를 다시 충진하여 코일(120)을 매설함으로써, 코일(120) 주변 공간을 충진재(130)로 충전할 수 있다. 즉, 충진재(130) 내부에 코일(120)이 배치되도록 할 수 있다.
도 9를 참조하면, 코어 기판(110) 및 충진재(130)의 하면에 하부 절연층(142)을 형성함으로써, 코어 기판(110) 및 충진재(130)의 상, 하면에 절연층(140)을 형성할 수 있다.
마지막으로 도 10을 참조하면, 절연층(140)의 일부분을 제거하여 비아 홀(via hole)을 형성하고, 비아 홀 내부에 전도성 물질을 채워 비아(150)를 형성할 수 있다. 그리고 절연층(140) 상에 비아(150)와 접속되는 회로 패턴(151)을 형성함으로써, 비아(150)를 통해 코일(120)과 회로 패턴(151)이 전기적으로 연결될 수 있다.
비아(150)는 코일(120)과 전기적으로 연결되도록 형성되며, 절연층(140)을 관통하여 형성된 비아 홀 내부를 도금, 솔더 등의 방식에 의해 전도성 물질로 충전함으로써 형성될 수 있다.
회로 패턴(151)은 절연층(140)에 비아(150)와 전기적으로 연결되도록 형성될 수 있다. 회로 패턴(151)은 비아(150)의 형성을 위한 도금, 솔더 등에 의해 비아(150)와 동시에 형성될 수도 있으며, 상술한 바와 같이 절연층(140)에 동박이 형성되어 있는 경우에는 동박의 일부가 에칭에 의해 제거됨으로써 회로 패턴(151)이 형성될 수도 있다.
이와 같이, 코일(120)을 비아 홀을 통하여 도금 또는 솔더(solder)(152)로 상, 하층에 형성된 회로 패턴(151)과 연결하며, 코일(120)이 내장된 충진재(130)의 상면과 하면 중 적어도 하나 이상의 방향으로 회로 패턴(151)과 연결할 수 있다.
그리고 비아(150) 및 회로 패턴(151) 등이 형성된 절연층(140)의 외부 표면에는 솔더 레지스트(160)가 더 형성될 수 있다. 솔더 레지스트(160)는 비아(150) 및 회로 패턴(151) 등의 일부분을 덮어 부품의 실장 시 이루어지는 솔더(solder) 등에 의해 원하지 않는 접속을 방지하는 피막으로서의 역할을 할 수 있다.
한편, 일 실시예에 따른 코일 내장 집적회로 기판은 전력관리반도체(PMIC)용 기판의 내장형 파워 인덕터(Power Inductor) 등과 같이 실장해야 할 파워 인덕터의 수량이 많고, 부피가 커서 임베디드(embedded)의 필요성이 높은 곳에서 효율적으로 이용될 수 있다.
더욱이, 일 실시예에 따른 코일 내장 집적회로 기판 및 그 제조 방법은 다층 회로기판 PCB 제작 공정에서 일괄 생산 가능한 공법으로서, 완성된 칩 부품을 내장하는 방식이 아니라 PCB 다층 빌드 업(Build up) 공정 중 구현 가능하다.
또한 파워 인덕터(Power Inductor)의 집적도가 높고, 인덕터로 인한 실장 부피(volume)가 큰 전력관리반도체(PMIC)용 기판 내 권선 코일과 금속 자성체 분말, 수지 복합체 충진 적용 시 기판 크기를 줄일 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
10, 110: 코어 기판
20, 120: 코일
30, 130: 충진재
40, 140: 절연층
50, 150: 비아
60, 160: 솔더 레지스트
170: 접착 필름

Claims (15)

  1. 적어도 부분적으로 가공된 공간이 형성된 코어 기판;
    상기 적어도 부분적으로 가공된 공간 내에 배치되는 코일;
    상기 코일 주변 공간 및 상기 적어도 부분적으로 가공된 공간 내 공극을 채우는 충진재; 및
    상기 코어 기판의 상, 하면에 형성되는 절연층
    을 포함하는 코일 내장 집적회로 기판.
  2. 제1항에 있어서,
    상기 코일은
    상기 적어도 부분적으로 가공된 공간 내에 권선 방향에 대하여 수평 또는 수직으로 내장된 권선 코일인 것
    을 특징으로 하는 코일 내장 집적회로 기판.
  3. 제1항에 있어서,
    상기 충진재는
    금속(Metal) 자성체 분말과 수지 혼합물이 혼합된 자성체 수지 복합체로 이루어지는 것
    을 특징으로 하는 코일 내장 집적회로 기판.
  4. 제3항에 있어서,
    상기 금속 자성체 분말은
    Fe를 주성분으로 하고 Si 또는 Cr을 포함하는 코일 내장 집적회로 기판.
  5. 제1항에 있어서,
    상기 충진재는
    페라이트(Ferrite)와 수지 혼합물로 이루어지는 것
    을 특징으로 하는 코일 내장 집적회로 기판.
  6. 제1항에 있어서,
    상기 충진재는
    수지 혼합물로 충진되어 고주파 매칭용 인덕터로 이용되는 코일 내장 집적회로 기판.
  7. 제1항에 있어서,
    상기 절연층을 관통하여 형성된 비아 홀(via hole) 내부에 전도성 물질로 채워진 비아; 및
    상기 절연층 상에 형성되어 상기 비아와 접속되는 회로 패턴
    을 더 포함하는 코일 내장 집적회로 기판.
  8. 제7항에 있어서,
    상기 코일은 상기 비아 홀을 통하여 도금 또는 솔더(solder)로 상, 하층에 형성된 상기 회로 패턴과 연결되며, 상기 코일이 내장된 상기 충진재의 상면과 하면 중 적어도 하나 이상의 방향으로 상기 회로 패턴과 연결되는 것
    을 특징으로 하는 코일 내장 집적회로 기판.
  9. 제1항에 있어서,
    전력관리반도체(Power Management IC; PMIC)용 기판의 내장형 파워 인덕터(Power Inductor)로 이용되는 코일 내장 집적회로 기판.
  10. 코어 기판에 적어도 부분적으로 가공된 공간을 형성하는 단계;
    상기 적어도 부분적으로 가공된 공간 내에 코일을 삽입하는 단계;
    충진재를 이용하여 상기 적어도 부분적으로 가공된 공간 내 공극을 충진하는 단계; 및
    상기 코어 기판 및 상기 충진재의 상, 하면에 절연층을 형성하는 단계
    를 포함하는 코일 내장 집적회로 기판 제조 방법.
  11. 제10항에 있어서,
    상기 코일을 삽입하는 단계는
    상기 적어도 부분적으로 가공된 공간 내에 권선 방향에 대하여 수평 또는 수직으로 권선 코일을 삽입하는 것
    을 특징으로 하는 코일 내장 집적회로 기판 제조 방법.
  12. 제10항에 있어서,
    상기 절연층을 형성하는 단계는
    상기 코어 기판 및 상기 충진재의 상면에 상부 절연층을 형성하는 단계;
    상기 충진재의 하면에 충진재를 충진하여 상기 코일을 매설하는 단계; 및
    상기 코어 기판 및 상기 충진재의 하면에 하부 절연층을 형성하는 단계
    를 포함하는 코일 내장 집적회로 기판 제조 방법.
  13. 제12항에 있어서,
    상기 적어도 부분적으로 가공된 공간 내에 코일을 삽입하는 단계는
    상기 적어도 부분적으로 가공된 공간이 형성된 상기 코어 기판의 하면에 접착 필름을 부착하는 단계; 및
    상기 적어도 부분적으로 가공된 공간 내에 상기 코일을 삽입하여 상기 접착 필름 상에 부착하는 단계
    를 포함하고,
    상기 하면에 절연층을 형성하기 전에 상기 코어 기판의 하면에 부착된 상기 접착 필름을 제거하는 것
    을 특징으로 하는 코일 내장 집적회로 기판 제조 방법.
  14. 제10항에 있어서,
    상기 절연층의 일부분을 제거하여 비아 홀(via hole)을 형성하는 단계;
    상기 비아 홀 내부에 전도성 물질을 채워 비아를 형성하는 단계; 및
    상기 절연층 상에 상기 비아와 접속되는 회로 패턴을 형성하는 단계
    를 더 포함하는 코일 내장 집적회로 기판 제조 방법.
  15. 제14항에 있어서,
    상기 코일을 상기 비아 홀을 통하여 도금 또는 솔더(solder)로 상, 하층에 형성된 상기 회로 패턴과 연결하며, 상기 코일이 내장된 상기 충진재의 상면과 하면 중 적어도 하나 이상의 방향으로 상기 회로 패턴과 연결하는 것
    을 특징으로 하는 코일 내장 집적회로 기판 제조 방법.
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