JP5191688B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置に関し、特に、単数または複数の半導体チップを配線基板上に実装してシステムを構成したシステム・イン・パッケージ（System in Package：ＳｉＰ）に適用して有効な技術に関する。
大容量の情報を高速に処理、記憶するための半導体装置に対する多機能化の要求に応えるための技術として、マイクロプロセッサやメモリなど複数の半導体チップを一つのシステムとして同一パッケージで構成するシステム・イン・パッケージ（ＳｉＰ）技術が注目されている。パッケージ内で構成される複数の半導体チップは、配線基板上に並べて、または、積層して実装され、配線基板において相互に所望の接続がなされている。
近年、半導体チップの多機能化に伴って、それぞれの半導体チップをつなぐ配線も複雑化し、配線基板の多層化、配線設計ルールの微細化が推進されている。また、中継チップを用いることで配線基板上の所望の箇所への結線を可能にし、配線基板による引き回しを低減する技術などが、例えば、特開２００４−１５３２９５号公報（特許文献１）などに開示されている。
特開２００４−１５３２９５号公報
しかし、システム・イン・パッケージにおける基板配線技術において、本発明者らは以下の課題を見出した。
上記のように、システム・イン・パッケージを構成する個々の半導体チップ自体の多機能化に伴い、配線基板での配線引き回しが複雑化している。即ち、半導体チップ上の端子から配線基板の所望のパッドにワイヤボンディングなどにより結線する際、複数の半導体チップを有するシステム・イン・パッケージではその自由度が低くなり、空間的に余裕のあるパッドに一旦結線してから、配線基板内で所望のパッドまで引き回すことになる。そして、個々の半導体チップの多機能化、多ピン化に伴い、この配線引き回しが複雑化している。これにより、配線基板の多層化、設計ルールの微細化が現状技術の動向となっている。
本来、複数の半導体チップを１つのパッケージ内に構成することで、多機能なシステムの小型化を目的としているシステム・イン・パッケージであるが、上記のような配線基板の多層化はシステム・イン・パッケージの小型化を妨げることになる。更に、基板配線の設計ルールの微細化要求は、より高度な製造技術を必要とすることを意味し、パッケージコスト増加の要因となっている。
また、複数の同期信号などを扱う回路を搭載したシステム・イン・パッケージでは、構成する各半導体チップ間の等長配線が必要となる。この観点から、基板配線引き回しが複雑化してくると、空間的な制限から等長配線は困難となる。
また、高速に大容量の情報を処理することを必要とするシステム・イン・パッケージでは、定性的に配線長は短い方が良いが、上記のように複雑な配線を多層基板で引き回す手法では、配線長は長くなる。
上記の対策として、特許文献１に開示されている技術を本発明者らは検討した。ここでは、システム・イン・パッケージを構成する半導体チップの一つとして、ボンディングワイヤによる結線を中継するチップ（中継チップ）を導入し、配線基板への所望の箇所への直接的なボンディングを可能とすることで、引き回し配線を軽減している。しかし、このような中継チップの導入は、既に複数の半導体チップから構成されているシステム・イン・パッケージの更なる大型化を招く。従って、この技術によって配線基板層数を低減できたとしても、システム・イン・パッケージの小型化を妨げる上記の課題を本質的に解決することはできない。
以上のように、より高性能なシステム・イン・パッケージの小型化において、配線基板における複雑な引き回し配線に課題が集約されていることを、本発明者らが見出した。
そこで、本発明の目的は、複雑な配線を要する高性能なシステム・イン・パッケージにおいて、小型化を実現させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
即ち、複数の半導体チップにより構成される半導体装置の製造方法であって、以下の工程を含むことを特徴とする：
（ａ）第１表面と、前記第１表面に形成された第１素子と、前記第１表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１配線と、前記第１配線上に形成された第１パッシベーション膜と、前記第１パッシベーション膜から露出し、かつ前記第１配線に形成された第１導体部と、前記第１表面とは反対側の第１裏面と、を有する第１半導体チップを準備する工程；
（ｂ）前記（ａ）工程の後、キャビティが形成された第１主面と、前記第１主面とは反対側の第２主面とを有する第１コア材の前記キャビティの底部に、前記第１半導体チップの前記第１裏面が前記キャビティの前記底部と対向するように、前記第１半導体チップを固定する工程；
（ｃ）前記（ｂ）工程の後、前記第１半導体チップを樹脂材料で封止する工程；
（ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１表面上に第２配線を形成し、前記第１配線と電気的に接続する工程；
（ｅ）前記（ｄ）工程の後、前記第２配線をソルダレジストで覆う工程；
（ｆ）前記（ｅ）工程の後、第２表面と、前記第２表面に形成された第２素子と、前記第２素子と導通するボンディングパッドと、前記第２表面とは反対側の第２裏面と、を有する第２半導体チップを前記ソルダレジスト上に固定する工程；
（ｇ）前記（ｆ）工程の後、前記第２半導体チップの前記ボンディングパッドと前記第１導体部とを導電部を介して電気的に接続する工程；
（ｈ）前記（ｇ）工程の後、前記第２半導体チップを樹脂で封止する工程；
（ｉ）前記（ｈ）工程の後、前記第１コア材の前記第２主面上に形成されたＢＧＡランドにバンプ電極を形成する工程。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
即ち、複雑な配線を要する高性能なシステム・イン・パッケージにおいて、小型化を実現させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の実施の形態の半導体装置は、複数の半導体チップを同一パッケージとして、機能完結型のシステムまたはサブシステムを構成する、所謂システム・イン・パッケージ（System in Package：ＳｉＰ）である。この半導体装置において、配線を半導体チップに形成することで、配線基板における引き回しを低減する技術を例示する。
本実施の形態の半導体装置の構成を図１および図２により説明する。
図１は本実施の形態で例示する半導体装置、特にシステム・イン・パッケージＳｉＰの平面図、図２は図１のｘ−ｘ線の断面図をそれぞれ示している。
この半導体装置を構成する配線基板１は、平面四角形の薄板からなり、その厚さ方向に沿って互いに反対側に位置する主面（第１主面）Ｓ１と裏面（第２主面）Ｓ２とを有している。
配線基板１の主面Ｓ１には、第１半導体チップ２として、２種の半導体チップ２ａ，２ｂが積層されている。本実施の形態において、第１半導体チップ２は２種の半導体チップ２ａ，２ｂからなるものとしているが、システム・イン・パッケージＳｉＰに要求される所望のシステムを構成するためには、第１半導体チップ２は単数または３種以上であっても良い。下層の半導体チップ２ｂの裏面はペースト剤３を介して配線基板１の主面Ｓ１に接着され、上層の半導体チップ２ａの裏面はペースト剤３を介して下層の半導体チップ２ｂの主面に接着されている。個々の半導体チップ２ａ，２ｂには、例えばマイクロプロセッサやメモリ等のような所望の集積回路を構成するための複数の集積回路素子が形成されており、これらの２種の半導体チップ２ａ，２ｂに形成された集積回路同士が配線基板１における配線等を通じて互いに電気的に接続されて、全体として所望のシステムが構成されるようになっている。その集積回路に外部から電気的な接続をとるために、個々の半導体チップ２ａ，２ｂにはボンディングパッドＢＰが形成されている。ここに、ボンディングワイヤＢＷなどの結線を施すことができる。このとき、上層の半導体チップ２ａは、下層の半導体チップ２ｂのボンディングパッドＢＰを覆わないように、半導体チップ２ｂに対して平面的にずれた状態で積層する必要がある。配線基板１の主面Ｓ１の上に実装された第１半導体チップ２は、例えば樹脂材料Ｒ１などによって、封止されている。樹脂材料Ｒ１とは、例えばエポキシ系樹脂のような樹脂により形成されている。上記のボンディングパッドＢＰやボンディングワイヤＢＷによる導通配線は複数存在するが、図１には、便宜上それらを代表した１つの配線のみを示している。また、図１においてボンディングパッドＢＰまたはボンディングワイヤＢＷなどは、ｘ−ｘ線断面上に無いが、図２にはこれらを投影させて図示している。
配線基板１の裏面Ｓ２には、複数のバンプ電極（複数の電極）４が露出された状態で所定の間隔毎に規則的に並んで配置されている。即ち、本実施の形態の半導体装置は、ＢＧＡ（Ball Grid Array）パッケージ構成とされている。この複数のバンプ電極４を介して、例えば所望のマザーボードなどに、他のシステムを構成する半導体装置とともにシステム・イン・パッケージＳｉＰを実装することができる。
配線基板１は、例えばガラスエポキシ系樹脂のような樹脂により形成されたコア材１ａ，１ｂを基本部分としている。配線基板１の基本部分は、平面四角形状のコア材１ｂの主面上に、その主面外周に沿って平面枠状に形成されたコア材１ａを積み重ねることで形成されている。配線基板１の主面Ｓ１および裏面Ｓ２には、それぞれ配線基板１の各辺に沿って複数の電極５が形成されている（図１は、簡略化のため、１つの電極５のみ記載している）。配線基板１の基本部分の主面Ｓ１および裏面Ｓ２の電極５の隣接間には絶縁膜であるプリプレグ（prepreg）１ｃが形成され、電極５間の絶縁が確保されている。
配線基板１の基本部分の主面Ｓ１および裏面Ｓ２の電極５は、その主面Ｓ１および裏面Ｓ２間を貫通するスルーホール配線（第１導電部）Ｅ１によって電気的に接続されている。また、配線基板１の裏面Ｓ２には、電極５と電気的に接続された電極（以下、ＢＧＡランドと記す）６が形成され、バンプ電極４はＢＧＡランド６を介して、電極５に電気的に接続されている。
また、配線基板１の主面Ｓ１には、例えば銅（Ｃｕ）を主体とする金属材料などによる第１配線Ｗ１を形成し、チップ間の配線、または、電極５との電気的な接続を実現している。即ち、以上の構成により、配線基板１の裏面Ｓ２に形成されたバンプ電極４は、スルーホール配線Ｅ１を介して、配線基板１の主面Ｓ１に形成された電極５、または第１配線Ｗ１と、電気的に接続している。
配線基板１の主面Ｓ１に形成された第１配線Ｗ１，および、裏面Ｓ２に形成されたＢＧＡランド６は、いずれもソルダレジスト１ｄによって覆われている。ここで、配線基板１の主面Ｓ１において、第１配線Ｗ１を介さずに、電極５に直接電気的な接続を取る必要がある箇所では、その電極５の上部のソルダレジスト１ｄが開口されている。このとき、当該電極５は、露出を防ぐために導体膜５ａで覆われている。
通常、システム・イン・パッケージＳｉＰにおいてシステムを構成する第１半導体チップ２は、半導体チップ２ａ，２ｂに形成されたボンディングパッドＢＰからボンディングワイヤＢＷを引き出し、配線基板１の主面Ｓ１に露出された電極５に結線することで、スルーホール配線Ｅ１を介して、その反対側のバンプ電極４に電気的に接続をとる。
このとき、本実施の形態で例示するように、第１半導体チップ２が複数枚の半導体チップ２ａ，２ｂを積層したものにより構成される場合、下層の半導体チップ２ｂでは、露出させることのできるボンディングパッドＢＰの位置が限られる。そして、その露出したボンディングパッドＢＰの位置から離れた箇所のバンプ電極４と電気的に接続する必要がある場合、本発明者らが検討した技術では、所望のバンプ電極４上まで、配線基板１上で第１配線Ｗ１を引き回すか、中継チップなどを用いてボンディングワイヤＢＷを引き回すことになる。その際、第１半導体チップ２が多機能化、多ピン化されると、結線のための空間的余裕がなくなり、引き回し配線はより複雑なものとなる。これにより、第１配線Ｗ１を配線基板１上に収めるために、厳しい設計ルールが要求される。場合によっては、第１配線Ｗ１を交差させる必要も生じる。このことから、設計ルールの緩和や配線の交差を目的として、配線基板１を多層化したり、本来のシステムを構成するものではない新たな中継チップを追加したりする技術が開発、実用化されている。しかし、これらはいずれもシステム・イン・パッケージＳｉＰの小型化を妨げる要因にもなっており、結果として、システム・イン・パッケージＳｉＰの製造コストに占める配線基板１の割合を増加させている。
これに対し、本実施の形態では、以下の構成により上記の課題を回避している。
まず、配線基板１の主面Ｓ１の中央には、配線基板１の厚さ方向に窪む、所謂キャビティ７が形成されている。キャビティ７の側面はコア材１ａの枠内の壁面で形成され、キャビティ７の底面はコア材１ｂの上面で形成されている。
このようなキャビティ７内には、第２半導体チップ８が収容されている。即ち、配線基板１の主面Ｓ１と裏面Ｓ２との間の領域に、第２半導体チップ８が内蔵された構造となっている。第２半導体チップ８は、例えば単結晶シリコン（Ｓｉ）を母材としている。本実施の形態においては、配線基板１に形成されたキャビティ７内に第２半導体チップ８を載置し、例えばペースト剤３などで固定することで、上記の構成とすることができる。
この第２半導体チップ８の主面上には第２配線Ｗ２が形成されている。そして、この第２配線Ｗ２を上記の引き回し配線として用いる。即ち、第２半導体チップ８に形成された第２配線Ｗ２に対して、外部から電気的な接続をとるための電極９を複数形成し、一つを第１半導体チップ２に、一つをバンプ電極４と電気的に接続している第１配線Ｗ１と接続することで、例えば、第１半導体チップ２における下層の半導体チップ２ｂのボンディングパッドＢＰから離れた箇所にあるバンプ電極４にも、電気的な接続が可能になる。そして、上記で説明した構成の通り、この引き回し配線用の第２配線Ｗ２を有する第２半導体チップ８は、配線基板１に内蔵させており、このような新たなチップの導入によっても、システム・イン・パッケージＳｉＰの小型化を妨げることにはならない。
また、第２配線Ｗ２を形成する工程は後に詳細に説明するが、本実施の形態では、所謂半導体ウェハプロセス、即ち、ＣＶＤ法または熱酸化法などによる絶縁膜形成、フォトリソグラフィ法などによる配線パターン転写、スパッタリング法、蒸着法またはめっき法などによる金属膜形成、そして、エッチングなどによる配線パターン形成などの一連の手順によって形成されるものである。
一般的に、配線基板１に第１配線Ｗ１を形成する技術は、現状μｍオーダーでの制御であるのに対し、上記の半導体ウェハプロセスにより第２半導体チップ８に第２配線Ｗ２を形成する技術は、現状ｎｍオーダーでの制御が可能である。従って、本実施の形態に例示した技術によれば、単層の配線基板１では収まらずに多層化しなければ実現できない構造であった引き回し配線も、半導体ウェハプロセスを用いれば、単層で実現することが可能である。更に、半導体ウェハプロセスでは、例えば大規模数のトランジスタを多層配線することができる。この場合でも、上記のようにｎｍオーダーでの制御であるから、パッケージ厚の増加はもたらさない。
ここで、本実施の形態で例示する、上記の第２配線Ｗ２を有する第２半導体チップ８に関して、構成の詳細を説明する。
第２半導体チップ８が有する第２配線Ｗ２は、例えばＣｕやアルミニウム（Ａｌ）などを主体とする金属材料からなる。このような第２配線Ｗ２は第２半導体チップ８上において、例えばシリコン酸化膜などからなる絶縁膜１０によって絶縁されている。所望のシステムを構成する第２配線Ｗ２を形成した上で、第２半導体チップ８の主面に空間的な余裕があれば、この絶縁膜１０の層中には、複数の受動素子、能動素子、または固有の機能を持ったシステムを形成しても良い。これにより、第２半導体チップ８に機能性を持たせることもできる。そして、第２配線Ｗ２は、絶縁膜１１の中で所望の配線パターンを形成している。また、第２配線Ｗ２を形成した第２半導体チップ８の主面は、パッシベーション膜１２，１３などによって表面保護されている。
配線基板１のキャビティ７内において、第２半導体チップ８は、例えば樹脂材料Ｒ２などによって封止されている。これにより、キャビティ７内に第２半導体チップ８を内蔵した本構造の機械的強度、耐熱性、または経時劣化に対する強度を向上させることができる。樹脂材料Ｒ２は、例えばエポキシ系樹脂のような樹脂により形成されている。
また、第２配線Ｗ２は、配線基板１に形成された第１配線Ｗ１と、第２導電部Ｅ２によって電気的に接続している。本実施の形態において、第２配線Ｗ２と第１配線Ｗ１とを接続している第２導電部Ｅ２とは、前述の通り、電極９である。また、第２配線Ｗ２は、第１半導体チップ２に形成された複数の素子と、第３導電部Ｅ３によって電気的に接続している。本実施の形態において、第２配線Ｗ２と第１半導体チップ２とを接続している第３導電部Ｅ３とは、電極９，それを覆う導体膜５ａ，ボンディングワイヤＢＷおよびボンディングパッドＢＰから構成されている。
本実施の形態において、第２半導体チップ８に形成された第２配線Ｗ２と電気的な接続をとるための電極９は、以下のように構成されている。即ち、第２配線Ｗ２に直接接続する部分から順に、例えばＡｌを主体とする金属で形成された導体部９ａ，Ｃｕよりなるシード層９ｂ，例えばＣｕを主体とする金属で形成された導体部９ｃ，および、金属材料で形成された導体部９ｄにより構成されている。
ここで、第２導電部Ｅ２および第３導電部Ｅ３は、第２半導体チップ８に形成された第２配線Ｗ２と、それぞれ第１配線Ｗ１および第１半導体チップ２とを電気的に接続するためのものであれば良く、上記に示した構成要素または形状に限定されるものではない。例えば、第１半導体チップ２が、所謂フリップチップ方式で配線基板１に実装されるものであれば、第３導電部Ｅ３において、ボンディングワイヤＢＷで電極９と接続される構成とする必要は無い。即ち、この場合、第１半導体チップ２の複数の素子と電気的に接続するバンプ電極４を、直接電極９に接触させ、第２半導体チップ８に形成された第２配線Ｗ２と電気的に接続することになる。
また、以下で詳細を説明するように、シード層９ｂは、Ｃｕ電極となる導体部９ｃをめっき法により形成する際に必要となるものである。これも、めっき法を用いないでパッドを形成する手法、または構成であれば必要としない。
以上の構成により、第１半導体チップ２に備えられた複数の素子は、第３導電部Ｅ３，第２半導体チップ８に形成された第２配線Ｗ２，第２導電部Ｅ２，配線基板１の主面Ｓ１に形成された第１配線Ｗ１，および、スルーホール配線Ｅ１を順に経由して、配線基板１の裏面Ｓ２に形成されたバンプ電極４に、電気的に接続している。このように、第１半導体チップ２に備えられた複数の素子から離れた箇所にあるバンプ電極４に接続させる場合でも、大部分の配線の引き回しを第２半導体チップ８に形成した第２配線Ｗ２に担わせることで、配線基板１に形成すべき第１配線Ｗ１を、引き出し程度のわずかな領域とすることができる。更に、上記のように、引き回し用の第２配線Ｗ２を有する第２半導体チップ８を、配線基板１のキャビティ７に内蔵させることで、パッケージの小型化を妨げることもない。即ち、所望の引き回し配線を収容した第２半導体チップ８を、配線基板１に内蔵させることで、配線基板１の形状を大きく変えることなく、引き回し配線を簡略化できる。
また、第２半導体チップ８に引き回し用の第２配線Ｗ２を形成した後に、再配線技術を適用することで、第２配線Ｗ２の配線パターンの、種々の回路への適応度も向上する。これにより、システム・イン・パッケージＳｉＰに要求されるシステム構成が変わり、例えば第１半導体チップ２の配置を変えなければならない場合にも対応でき、配線基板１の引き回し配線を初めから設計し直す必要性は低減される。結果として、システム・イン・パッケージＳｉＰの開発期間、製造コストを低減することができる。
また、半導体ウェハプロセスによって形成した第２半導体チップ８上の第２配線Ｗ２は、配線基板１上に形成した第１配線Ｗ１よりも、線幅や間隔などの配線寸法が微細である。この観点から、空間的余裕のある第２配線Ｗ２であれば、素子特性を安定させるための等長配線や、高速処理を可能とする配線長低減なども実現し易い。即ち、本実施の形態に例示した技術によって、システム・イン・パッケージＳｉＰの電気特性を安定化、または高性能化することができる。
次に、本実施の形態で例示した構成のシステム・イン・パッケージＳｉＰの、製造方法を説明する。
はじめに、通常の半導体ウェハプロセスによって、第２半導体チップ８に第２配線Ｗ２および電極９を形成する工程を、図３〜図５を用いて説明する。
一般的に、半導体に配線または素子を形成する工程は、半導体ウェハと称する平面略円形状の半導体の薄板の状態で扱い、所望の素子／配線を一括して形成した後、その半導体ウェハを同等の領域に分け、同じ構成の半導体チップを得る。以下に例示する、第２半導体チップ８に第２配線Ｗ２および電極９を形成する工程も同様であり、図は半導体ウェハの状態で一括して処理されるものの一つを代表して例示したものである。
まず、図３に示すように、例えば単結晶シリコンを母材とする第２半導体チップ８上に絶縁膜１０を形成する。本実施の携帯において、絶縁膜１０は、例えばシリコン酸化膜であるとし、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法または熱酸化法などにより形成する。この絶縁膜１０は、第２配線Ｗ２の絶縁を目的としている。また、第２半導体チップ８に機能性を持った素子を形成する場合は、この絶縁膜１０の中に素子を作り込んでも良い。
その後、所望の配線パターンを構成する第２配線Ｗ２を形成する。配線パターンの形成は通常のフォトリソグラフィ工程、即ち、薄膜形成、フォトレジスト形成、露光、現像、および、エッチング工程などの一連の工程を組み合わせて行う。第２配線Ｗ２は、例えばＡｌまたはＣｕを主体とした金属からなる材料を用いる。続いて、絶縁膜１１を形成し、第２配線Ｗ２を保護する。このような絶縁膜１１は、例えば、ＣＶＤ法により形成したシリコン酸化膜や、沈殿法により形成したガラス膜などを用いる。また、要求される配線パターンにより、第２配線Ｗ２を多層化する必要があれば、上記と同様の工程を繰り返すことにより上層の配線層を形成することができる。
続いて、同様の手法により第２配線Ｗ２に外部から導通をとるための導体部９ａを形成する。導体部９ａは、第２配線Ｗ２と同種の材料を用いるものとする。続いて、パッシベーション膜１２により表面を保護し、導体部９ａの上部を開口する。パッシベーション膜１２は、上記絶縁膜１１と同様の材料であるとする。
次に、図４に示すように、例えばポリイミド等のパッシベーション膜１３により表面を保護し、導体部９ａの上部を開口する。その後、後に金属膜をめっき法により形成するための下地となるシード層９ｂを全面に形成する。ここでは、シード層９ｂとして、例えばＣｕを主体とする金属膜を、スパッタリング法または蒸着法などによって堆積する。続いて、シード層９ｂを覆うようにして、フォトレジスト膜１４を形成する。その後、フォトリソグラフィ法により、導体部９ａの上部を開口するように、フォトレジスト膜１４をパターニングする。この状態で、シード層９ｂと同様の金属材料（例えばＣｕ）によってめっきを施すことで、シード層９ｂが露出しているフォトレジスト膜１４の開口部に、導体部９ｃが形成される。
その後、フォトレジスト膜１４およびその下のシード層９ｂを、図５に示すように、選択的に除去する。その後、バックグラインダと称される表面研磨装置を用いて、第２半導体チップ８の裏面を機械的に研磨し、所望の厚さとする。以上の工程は、半導体ウェハの状態で複数の第２半導体チップ８に一括して同様の処理を施してきたが、ここで、それぞれを切断（所謂ダイシング）し、第２半導体チップ８の形状に個片化する。
以上の工程により、第２半導体チップ８に第２配線Ｗ２を形成し、外部から導通させることができる第２導電部Ｅ２および第３導電部Ｅ３の一部を、それぞれ半導体ウェハプロセスにより形成することができる。
次に、上記までの工程で形成した、第２配線Ｗ２を有する第２半導体チップ８を配線基板１に内蔵させた構成を形成する工程を、図６および図７を用いて説明する。
はじめに、図６に示すように、コア材１ａ，１ｂを有する配線基板１において、キャビティ７の内部に上記の第２半導体チップ８を載置する。ここでは、第２半導体チップ８の第２配線Ｗ２が形成されていない面を、例えばペースト剤３などによってキャビティ７の底部であるコア材１ｂに固定する。その後、キャビティ７の内部に樹脂材料Ｒ２を充填し、第２半導体チップ８をキャビティ７の内部に封止する。このとき、第２配線Ｗ２が外部との同通を取れるように形成したＣｕによる導体部９ｃが露出するようにしておく。続いて、配線基板１の主面Ｓ１および裏面Ｓ２を、プリプレグ１ｃにより覆う。その後、前述の半導体ウェハプロセスにより形成したそれぞれの導体部９ｃに導通するような、金属材料よりなる導体部９ｄを形成する。
続いて、配線基板１の主面Ｓ１に、例えばＣｕなどを主体とする金属からなる第１配線Ｗ１を形成する。特に、本実施の形態では、第２配線Ｗ２に導通する導体部９ｄと、少なくとも一つのスルーホール配線Ｅ１とを導通させるように、第１配線Ｗ１を形成する。その後、配線基板１の第１主面Ｓ１および第２主面Ｓ２をソルダレジスト１ｄで覆う。このとき、後に配線基板１の第１主面Ｓ１に搭載する第１半導体チップ２と導通をとる必要のある電極（本実施の形態では、特に電極５および導体膜５ａの一部または全部）を露出させ、劣化を防ぐためにまた、例えば金（Ａｕ）などで表面をめっきする。配線基板の第２主面Ｓ２には、ＢＧＡランド６を形成する。
次に、図７に示すように、システム・イン・パッケージＳｉＰにおいて所望のシステムを構成するための複数の素子を有する第１半導体チップ２を、配線基板１の第１主面Ｓ１上に、ペースト剤３などによって固定する。本実施の形態では、第１半導体チップ２は、２種の半導体チップ２ａ，２ｂよりなるものとしているが、これは、所望のシステムを構成するために単数であっても３種以上であっても良い。その後、第１半導体チップ２に形成された複数の素子に導通する複数のボンディングパッドＢＰ（図１は、簡略化のため、それぞれ１つのボンディングパッドＢＰのみ記載している）と、配線基板１の主面Ｓ１に露出している複数の導体膜５ａ（図１は、簡略化のため、それぞれ１つの導体膜５ａのみ記載している）とを複数のボンディングワイヤＢＷ（図１は、簡略化のため、それぞれ１つのボンディングワイヤＢＷのみ記載している）により結線することで、第１半導体チップ２を配線基板１に実装する。その後、実装された第１半導体チップ２を、例えば樹脂材料Ｒ１などにより、配線基板１の第１主面Ｓ１上で封止する。そして最後に、配線基板１の裏面Ｓ２に形成されたＢＧＡランド６に電気的に接続するように、バンプ電極４を形成し、個々の切り出しを行い、システム・イン・パッケージＳｉＰを完成させる。
以上の工程により、半導体ウェハプロセスを用いて形成した第２配線Ｗ２を有する第２半導体チップ８を、配線基板１の中に内蔵させるといった、本実施の形態で例示したシステム・イン・パッケージＳｉＰを形成することができる。即ち、半導体ウェハプロセスでは、基板配線技術よりも高精度に緻密なパターンを形成することができ、これを適用して形成した引き回し用の第２配線Ｗ２を有する第２半導体チップ８を用いている。これにより、配線基板１に引き回し配線を形成した場合の基板の多層化や中継チップの導入を回避し、かつ、引き回し配線用の第２半導体チップ８を配線基板１内に内蔵させることで、システム・イン・パッケージＳｉＰの大型化を防ぐことができる。その結果として、複雑なチップ間配線を要する高性能なシステム・イン・パッケージＳｉＰにおいて、小型化を実現させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、配線基板１にキャビティ７を設け、その中に第２配線Ｗ２を有する第２半導体チップ８を載置することで、第２半導体チップ８を配線基板１内に内蔵させている。これは、配線用の第２半導体チップ８の追加によるパッケージの大型化を防ぐことが目的である。この観点から、例えば、２種類の基板を貼り合わせて配線基板を構成するもので、その基板の間に配線用の第２半導体チップ８を埋め込むことで、結果的に、第２半導体チップ８を配線基板に内蔵させる構成としても良い。
また、上記実施の形態では、所謂半導体ウェハプロセスによって、第２半導体チップ８に第２配線Ｗ２を形成したが、これは、所謂再配線プロセスによって形成しても同様の効果が得られる。
また、上記実施の形態では、第２半導体チップ８に形成した第２配線Ｗ２に対し、導電部Ｅ２，Ｅ３としての導体部を形成することで導通を取った構成を示したが、第２半導体チップ８を所謂フリップチップ方式として、配線基板１に実装した第１半導体チップ２などと導通を取る構成としても同様の効果が得られる。
また、所望のシステムを構成する第１半導体チップ２は、特定の機能を有する複数の半導体チップ２ａ，２ｂを積層したものであったが、これらはそれぞれを配線基板１に平置きして実装させたものであっても良い。
また、引き回し用の第２配線Ｗ２を有する第２半導体チップ８を配線基板１に内蔵するためのキャビティ７は、配線基板１の中央でなくとも良い。
また、上記実施の形態では、配線基板１が主面（第１主面）Ｓ１に形成された第１配線Ｗ１と裏面（第２主面）Ｓ２に形成された配線とから成る２層構造について説明したが、これに限定されるものではない。コア材１ａの主面側とコア材１ｂの裏面電極側のそれぞれに配線層とプリプレグを交互に積層した多層配線構造の配線基板を用いても良い。
本発明は、例えばモバイル機器、カーナビゲーションシステム、マイクロコンピュータ等の多機能製品において情報処理を行うために必要な、半導体産業に適用することができる。
本発明の一実施の形態である半導体装置の平面図である。 図１の半導体装置のｘ−ｘ線の断面図である。 図１の半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。
符号の説明
１ 配線基板
１ａ，１ｂ コア材
１ｃ プリプレグ（絶縁膜）
１ｄ ソルダレジスト
２ 第１半導体チップ
２ａ，２ｂ 半導体チップ
３ ペースト剤
４ バンプ電極（複数の電極）
５ 電極
５ａ 導体膜
６ ＢＧＡランド
７ キャビティ
８ 第２半導体チップ
９ 電極
９ａ，９ｃ，９ｄ 導体部
９ｂ シード層
１０，１１ 絶縁膜
１２，１３ パッシベーション膜
１４ フォトレジスト膜
ＢＰ ボンディングパッド
ＢＷ ボンディングワイヤ
Ｅ１ スルーホール配線（第１導電部）
Ｅ２ 第２導電部
Ｅ３ 第３導電部
Ｒ１，Ｒ２ 樹脂材料
Ｓ１ 主面（第１主面）
Ｓ２ 裏面（第２主面）
ＳｉＰ システム・イン・パッケージ
Ｗ１ 第１配線
Ｗ２ 第２配線

Claims (3)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）第１表面と、前記第１表面に形成された第１素子と、前記第１表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１配線と、前記第１配線上に形成された第１パッシベーション膜と、前記第１パッシベーション膜から露出し、かつ前記第１配線に形成された第１導体部と、前記第１表面とは反対側の第１裏面と、を有する第１半導体チップを準備する工程；
    （ｂ）前記（ａ）工程の後、キャビティが形成された第１主面と、前記第１主面とは反対側の第２主面とを有する第１コア材の前記キャビティの底部に、前記第１半導体チップの前記第１裏面が前記キャビティの前記底部と対向するように、前記第１半導体チップを固定する工程；
    （ｃ）前記（ｂ）工程の後、前記第１半導体チップを樹脂材料で封止する工程；
    （ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１表面上に第２配線を形成し、前記第１配線と電気的に接続する工程；
    （ｅ）前記（ｄ）工程の後、前記第２配線をソルダレジストで覆う工程；
    （ｆ）前記（ｅ）工程の後、第２表面と、前記第２表面に形成された第２素子と、前記第２素子と導通するボンディングパッドと、前記第２表面とは反対側の第２裏面と、を有する第２半導体チップを前記ソルダレジスト上に固定する工程；
    （ｇ）前記（ｆ）工程の後、前記第２半導体チップの前記ボンディングパッドと前記第１導体部とを導電部を介して電気的に接続する工程；
    （ｈ）前記（ｇ）工程の後、前記第２半導体チップを樹脂で封止する工程；
    （ｉ）前記（ｈ）工程の後、前記第１コア材の前記第２主面上に形成されたＢＧＡランドにバンプ電極を形成する工程。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２配線は、前記第１コア材に形成されたスルーホール配線を介して前記バンプ電極と電気的に接続されていることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記導電部は、ボンディングワイヤであることを特徴とする半導体装置の製造方法。
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