KR20040067882A - 전자 부품 실장 구조 및 그 제조 방법 - Google Patents

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KR20040067882A
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히가시미츠토시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

전자 부품이 배선 기판 상의 층간 절연막에 매설된 구조를 가지는 전자 부품 실장 구조에 있어서, 전자 부품의 두께에 기인하는 단차를 용이하게 해소하여 평탄화할 수 있는 전자 부품 실장 구조의 제조 방법을 제공한다.
배선 패턴(28a)을 구비한 배선 기판(24) 상에 미경화된 제 1 수지막(32a)을 형성하는 공정과, 접속 단자(21a)를 구비한 전자 부품(20)을, 접속 단자(21a)를 상측으로 하여 미경화된 제 1 수지막(32a) 안에 매립하는 공정과, 전자 부품(20)을 피복하는 제 2 수지막(32b)을 형성하는 공정과, 제 1 및 제 2 수지막(32a, 32b)을 열처리하여 경화함으로써 절연막(32)을 얻는 공정과, 배선 패턴(28a) 및 접속 단자(21a) 상의 절연막(32)에 비아 홀(32x)을 형성하는 공정과, 비아 홀(32x)을 통하여 배선 패턴(28a) 및 접속 단자(21a)에 접속되는 상측 배선 패턴(28b)을 형성하는 공정을 포함한다.

Description

전자 부품 실장 구조 및 그 제조 방법{ELECTRONIC PARTS PACKAGING STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 부품 실장 구조 및 그 제조 방법에 관하여, 보다 자세하게는, 반도체 칩 등이 절연막에 매설된 상태로 배선 기판 상에 실장된 전자 부품 실장 구조 및 그 제조 방법에 관한 것이다.
멀티미디어 기기를 실현하기 위한 키 테크놀로지인 LSI 기술은 데이터 전송의 고속화, 대용량화를 향하여 착실하게 개발이 진행되고 있다. 이에 수반하여, LSI와 전자기기와의 인터페이스가 되는 실장 기술의 고밀도화가 진행되고 있다.
새로운 고밀도화의 요구로, 배선 기판 상에 복수의 반도체 칩을 3차원적으로 적층해서 실장한 반도체 장치가 개발되고 있다. 그 일례로서, 특허 문헌 1 및 특허 문헌 2에는, 배선 기판 상에 복수의 반도체 칩이 절연층에 매설된 상태로 3차원적으로 실장되고, 절연층을 통하여 다층으로 형성된 배선 패턴 등에 의해 복수의 반도체 칩이 상호 접속된 구조를 가지는 반도체 장치가 기재되어 있다.
(특허 문헌 1)
일본국 특허 공개 2001－177045호 공보
(특허 문헌2)
일본국 특허 공개 2000－323645호 공보
그러나, 상기한 특허 문헌 1 및 2에서는, 실장된 반도체 칩 상에 층간 절연막을 형성할 때, 층간 절연막이 반도체 칩의 두께에 기인하여 단차가 생긴 상태로 형성되어 버리는 것에 관해서는 아무런 고려가 되어 있지 않다.
즉, 반도체 칩 상의 층간 절연막에 단차가 생기면, 그 위에 배선 패턴을 형성할 때의 포토리소그래피에 있어서 디포커스가 발생하기 쉽게 되므로 원하는 배선 패턴을 고정밀도로 형성하는 것이 곤란하게 된다.
또, 층간 절연막 상에 형성되는 배선 패턴에도 단차가 생기기 때문에, 이 배선 패턴에 반도체 칩을 플립 칩 접합할 때에 접합의 신뢰성이 저하될 우려가 있다.
본 발명은 이상의 과제를 감안하여 창작된 것으로, 전자 부품이 배선 기판 상의 층간 절연막에 매설된 구조를 가지는 전자 부품 실장 구조에 있어서, 전자 부품의 두께에 기인하는 단차를 용이하게 해소해 평탄화할 수 있는 전자 부품 실장 구조의 제조 방법 및 전자 부품 실장 구조를 제공하는 것을 목적으로 한다.
도 1은 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에 있어서의 불합리한 점을 나타낸 단면도.
도 2는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 1).
도 3은 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 2).
도 4는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 3).
도 5는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 1).
도 6은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 2).
도 7은 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 3).
도 8은 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸단면도(그 2).
도 9는 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 1).
도 10은 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 2).
도 11은 본 발명의 제 5 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 1).
도 12는 본 발명의 제 5 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 2).
도 13은 본 발명의 제 5 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도(그 3).
*도면의 주요부분에 대한 부호의 설명*
1, 1a, 1b, 1c, 1d … 반도체 장치(전자 부품 실장 구조)
20, 20a, 20b … 반도체 칩(전자 부품)
20x … 상측 반도체 칩(상측 전자 부품)
21a … 접속 패드
21b … 패시베이션막
23 … 범프
24 … 베이스 기판
24a … 스루홀
24b … 스루홀 도금층
24c … 수지
28 … 제 1 배선 패턴
28a … 제 2 배선 패턴
28b … 제 3 배선 패턴(상측 배선 패턴)
28c … 제 4 배선 패턴
28x … 시드 Cu막
28y … Cu막 패턴
28z … 접속부
29 … 레지스트막
30 … 제 1 층간 절연막
30x … 제 1 비아 홀
32a … 제 1 수지막
32b … 제 2 수지막
32 … 제 2 층간 절연막
32x … 제 2 비아 홀
34 … 제 3 층간 절연막
34x … 제 3 비아 홀
36 … 솔더 레지스트막
21x, 29a, 33, 36a … 개구부
상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조의 제조 방법에 관하여, 배선 패턴을 구비한 배선 기판 상에 미경화된 제 1 수지막을 형성하는 공정과, 소자 형성면에 접속 단자를 구비한 전자 부품을, 그 접속 단자를 상측으로 해 상기 미경화된 제 1 수지막 중에 매립하는 공정과, 상기 전자 부품을 피복하는 제 2 수지막을 형성하는 공정과, 상기 제 1 및 제 2 수지막을 열 처리하여 경화시켜 절연막을 얻는 공정과, 상기 배선 패턴 및 접속 단자 상의 상기 절연막의 소정부에 비아 홀을 형성하는 공정과, 상기 비아 홀을 통하여 상기 배선 패턴 및 상기 접속 단자에 접속되는 상측 배선 패턴을 상기 절연막 상에 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에서는 우선, 배선 기판 상에 미경화된 제 1 수지막이 형성된다. 그 뒤에, 소자 형성면에 접속 단자를 구비한 전자 부품(박형화된 반도체 칩 등)이, 그 접속 단자가 상측이 된 상태로 미경화 상태의 연성의 제 1 수지막에 가압되어 매립된다. 이 때, 전자 부품의 소자 형성면과 제 1 수지막의 상면이 대략 동일한 높이가 되도록 하는 것이 바람직하다.
이어서, 전자 부품을 피복하는 미경화된 제 2 수지막이 형성된다. 계속하여, 제 1 및 제 2 수지막을 열처리하여 경화시킴으로써 절연막을 얻을 수 있다. 그 뒤에, 배선 패턴 및 접속 단자상의 절연막에 비아 홀이 형성되고, 이 비아 홀을 통하여 배선 패턴 및 접속 단자에 접속되는 상측 배선 패턴이 절연막 상에 형성된다.
이와 같이, 본 발명에서는, 하등 특별한 평탄화 공정을 추가하지 않고 전자 부품의 두께에 기인하는 단차가 해소된 상태로, 전자 부품이 절연막 중에 매설되어 실장된다. 이 때문에, 전자 부품의 위쪽에 상측 배선 패턴을 형성할 때의 포토리소그래피에 있어서 디포커스가 발생할 우려가 없어지기 때문에, 상측 배선 패턴이 정밀하고 안정되게 형성되게 된다.
또한, 전자 부품 위쪽 상측 배선 패턴에 상측 전자 부품을 플립 칩 실장하는 경우, 상측 배선 패턴은 배선 기판 전체에 걸쳐서 대체로 동일한 높이로 배치되기 때문에, 상측 전자 부품과 상측 배선 패턴과의 접합의 신뢰성을 향상시킬 수 있다.
상기한 발명에 있어서, 전자 부품의 배면과 배선 기판과의 사이에 제 1 수지막이 개재하도록 하는 것이 바람직하다. 이와 같이 함으로써 제 1 수지막이 전자 부품과 배선 기판을 접착하는 접착층으로서 기능 하므로, 실장 구조가 간이하게 되며 동시에 실장 구조의 신뢰성을 향상시킬 수 있다.
또한, 상기한 발명에 있어서, 전자 부품으로서 접속 단자를 노출시키는 개구부를 갖는 패시베이션막을 구비한 것을 사용하는 경우, 제 2 수지막을 생략하고, 전자 부품 상에 직접 상측 배선 패턴을 형성하도록 해도 좋다.
또한, 상기한 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조의 제조 방법에 관하여, 배선 패턴을 구비한 배선 기판 상에 미경화된 제 1 수지막을 형성하는 공정과, 소자 형성면에 접속 단자를 구비한 상기 전자 부품을, 그 접속 단자를 하측으로 하여 상기 미경화된 제 1 수지막 중에 매립하면, 상기 접속 단자를 상기 배선 패턴에 접합하는 공정과, 상기 전자 부품을 피복하는 제 2 수지막을 형성하는 공정과, 상기 제 1 및 제 2 수지막을 열처리해 경화시킴으로써 절연막을 얻는 공정과, 상기 배선 패턴상의 상기 절연막의 소정부에 비아 홀을 형성하는 공정과, 상기 비아 홀을 통하여 상기 배선 패턴에 접속되는 상측 배선 패턴을 상기 절연막 상에 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에서는, 우선, 배선 기판 상에 미경화된 제 1 수지막이 형성된다. 그 후, 전자 부품(박형화된 반도체 칩 등)이 그 접속 단자를 하측이 되어 미경화된 제 1 수지막의 안으로 매립됨과 동시에, 전자 부품의 접속 단자가 배선 패턴에 플립 칩 접속된다. 이 때, 전자 부품의 배면(背面)과 제 1 수지막의 상면이 거의 동일한 높이가 되도록 조정하는 것이 바람직하다.
다음으로, 전자 부품을 피복하는 제 2 수지막이 형성된 뒤, 제 1 및 제 2 수지막이 열처리에 의해 경화하여 절연막이 된다. 계속하여, 배선 패턴상의 절연막에 비아 홀이 형성된 뒤에, 비아 홀을 통하여 배선 패턴에 접속되는 위쪽 배선 패턴이 절연막 상에 형성된다.
이와 같이, 아무런 공정을 추가하지 않고, 전자 부품의 두께에 기인하는 단차가 해소된 상태로 전자 부품이 수지막에 매설됨과 동시에 전자 부품의 접속 단자를 배선 기판의 배선 패턴에 플립 칩 접속할 수 있다. 이 때문에, 전술한 발명과 마찬가지로 전자 부품의 위쪽으로 형성되는 상측 배선 패턴을 정밀도 좋게 형성 할 수 있고, 또한 상측 전자 부픔을 상측 배선 패턴에 플립 칩 실장하는 경우, 신뢰성이 좋은 상태로 접합된다.
또한, 전자 부품의 하측 틈에 언더 필 수지를 특별히 형성할 필요가 없기 때문에, 제조 비용을 저감 할 수 있다.
상기한 발명에 있어서, 전자 부품을 피복하는 제 2 수지막을 생략해도 좋다. 이 경우, 특히, 전자 부품으로서 박형화된 반도체 칩을 사용할 때는, 반도체 칩의 회로 패턴과 상측 배선 패턴이 쇼트 되지 않게, 반도체 칩 상에 상측 배선 패턴을 배치하지 않도록 하는 것이 바람직하다.
또한, 상기한 발명에 있어서, 미경화된 수지막을 형성하는 공정 후에 전자 부품의 접속단자가 접합되는 배선 패턴상의 수지막의 부분에 개구부를 형성하고, 전자 부품의 접속 단자를 수지막의 개구부에 대응시켜 배치한 상태로 배선 패턴에 접합하도록 해도 좋다. 이 양태의 경우, 전자 부품의 접속 단자와 배선 패턴과의사이에 수지가 개재되는 우려가 없어지므로, 전자 부품과 배선 패턴과의 전기 접속의 신뢰성을 향상시킬 수가 있다.
이하, 본 발명의 실시예에 대하여, 첨부 도면을 참조하여 설명한다.
본 실시예를 설명하기 전에, 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에 있어서의 불합리한 점에 대해서 설명한다. 도 1은 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에 있어서의 불합리한 점을 나타낸 단면도이다.
도 1(a)에 나타낸 바와 같이, 우선, 소정의 배선 패턴(도시 생략)을 구비한 베이스 기판(100) 상에 제 1 층간 절연막(102)이 형성되고, 제 1 층간 절연막(102)으로 형성된 비아 홀(도시 생략)을 통하여 베이스 기판(100)의 배선 패턴에 접속된 Cu 배선(104)이 제 1 층간 절연막(102) 상에 형성된다. 이 Cu배선(104) 상에는, 접착층(106)을 통하여, 접속 단자(108a)를 구비한 반도체 칩(108)이 그 접속 단자(108a)가 상면이 된 상태로 고착된다.
계속하여, 반도체 칩(108) 및 Cu 배선(104) 상에 제 2 층간 절연막(110)이 형성된다. 이 때, 제 2 층간 절연막(110)은 반도체 칩(108)의 단차에 기인해 Cu 배선(104) 위쪽보다 반도체 칩(108) 위쪽이 훨씬 많이 형성되게 된다.
다음으로, 도 1(b)에 나타낸 바와 같이, 반도체 칩(108)의 접속 단자(108a) 등의 위의 제 2 층간 절연막(110)이 레이저 등에 의해 에칭되어 비아 홀(112)이 형성된다. 계속하여, 비아 홀(112)의 내면 및 제 2 층간 절연막(110) 상에 시드 Cu막(도시 생략)이 형성된 뒤, 배선 패턴이 형성되는 부분이 개구된 레지스트 막（도시 생략)이 포토리소그래피에 의해 형성된다.
다음으로, 시드 Cu막을 도금 급전층에 이용한 전해 도금에 의해, 레지스트 막 패턴의 개구부에 Cu막 패턴이 형성된 뒤, 레지스트 막이 제거된다. 계속하여, Cu막 패턴을 마스크로 해 시드 Cu막이 에칭되어, 배선 패턴(114)이 얻어진다.
제 2 층간 절연막(110) 상면은 반도체 칩(108)의 영향으로 단차가 생기고 있으므로, 상기한 레지스트 막 패턴을 형성할 때의 포토리소그래피에 있어서 디포커스가 발생하기 쉽다. 이 때문에, 제 2 층간 절연막(110) 상에 형성된 레지스트 막 패턴에 불합리한 상태가 발생하기 쉬워지므로, 필요한 배선 패턴(114)을 고정밀도로 형성하는 것이 곤란해진다.
계속하여, 범프(116a)를 구비한 반도체 칩(116)의 범프(116a)가 배선 패턴(114)의 접속부(114a)에 플립 칩 접합된다. 이 때, 배선 패턴(114)의 접속부(114a)는, 제 2 층간 절연막(110)의 단차에 기인하여 그 높이가 편차가 있기 때문에, 반도체 칩(116)의 범프(116a)와 배선 패턴(114)의 접속부(114a)와의 접합 불량이 발생하기 쉽다.
이하에 나타낸 본 발명의 실시예의 전자 부품 실장 구조 및 그 제조 방법은 상기한 과제를 해결할 수 있다.
（제 1 실시예）
다음에, 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 설명한다. 도2∼도4는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도이다. 제 1 실시예의 전자 부품 실장 구조의 제조 방법은, 도2(a)에나타낸 바와 같이, 우선 빌드 업 배선 기판을 제조하기 위한 베이스 기판(24)을 준비한다. 이 베이스 기판(24)은 수지 등의 절연성재료로 구성되어 있다. 그리고 베이스 기판(24)에는 스루홀(24a)이 설치되어 있고, 이 스루홀(24a)에는 그 내면에 베이스 기판(24) 상의 제 1 배선 패턴(28)으로 연결되는 스루홀 도금층(24b)이 형성되고, 이 구멍은 수지(24c)로 매립되어 있다.
그 후, 제 1 배선 패턴(28)을 피복하는 수지 등으로 이루어지는 제 1 층간 절연막(30)을 형성한다. 이어서, 제 1 배선 패턴(28) 상의 제 1 층간 절연막(30)의 소정부를 레이저나 RIE 등에서 에칭함으로써 제 1 비아 홀(30x)을 형성한다.
계속하여, 제 1 비아 홀(30x)을 통하여 제 1 배선 패턴(28)으로 접속되는 제 2 배선 패턴(28a)을 제 1 층간 절연막(30) 상에 형성한다. 제 2 배선 패턴(28a)은 후술하는 제 3 배선 패턴의 형성 방법과 동일한 방법으로 형성된다.
그 다음에, 도 2(b)에 나타낸 바와 같이, 제 2 배선 패턴(28a) 및 제 1 층간 절연막(30) 상에 제 1 수지막(32a)을 형성한다. 제 1 수지막(32a)으로서는, 에폭시계수지, 폴리이미드계수지 또는 폴리페닐렌에텔계수지 등이 사용된다. 제 1 수지막(32a)의 형성 방법으로서는, 수지 필름을 라미네이트하는 방법 또는 수지막을 스핀코팅법 또는 인쇄에 의해 형성하는 방법이 있다.
일반적으로, 수지막은 미경화된 수지재가 열처리에 의해 경화되어 형성되지만, 본 실시예의 특징의 하나는, 미경화 상태의 부드러운 수지막의 안에 반도체 칩을 매립하는데 있으므로 이 공정에서는 제 1 수지막(32a)이 미경화된 상태로 형성된다. 즉, 상기한 바와 같이, 수지재를 형성한 뒤에, 그것을 가압착하기 위해서50∼100℃에서 베이크하여 미경화된 제 1 수지막(32a)으로 한다.
그리고, 제 1 수지막(32a)의 막 두께는, 그것에 매립되는 반도체 칩의 두께를 고려해서 설정되므로 특별히 한정되지 않지만, 가장 적합하게는, 반도체 칩의 두께의 2배 정도의 막 두께로 설정된다.
다음으로, 도 2(c)에 나타낸 바와 같이 반도체 칩(20)(전자 부품)을 준비한다. 이 반도체 칩(20)의 소자 형성면측에는, 접속 패드(21a)(접속 단자)가 노출되어 있고, 그 이외의 부분은 패시베이션막(21b)에 의해 피복되어 있다. 이 반도체 칩(20)을 얻는데는, 우선 소자 형성면에 트랜지스터 등의 소자와 그것에 접속된 접속 패드(21a)를 구비한 두께가 400㎛정도의 반도체 웨이퍼가 준비된다. 그 후, 이 반도체 웨이퍼의 배면이 연삭(硏削)되어 150㎛정도(가장 바람직하게는 50㎛정도)이하의 두께로 박형화된 후에, 반도체 웨이퍼가 다이싱되어 개개의 반도체 칩(20)을 얻을 수 있다.
전자 부품의 일례로서 반도체 칩(20)을 들었지만, 콘덴서 부품 등의 각종 전자 부품을 사용할 수 있다.
그 후, 도 2(c)에 나타낸 바와 같이, 반도체 칩(20)을 그 소자 형성면을 상측으로 하여(페이스 업) 제 1 수지막(32a) 상에 배치하고, 반도체 칩(20)을 가압하여, 미경화된 제 1 수지막(32a)을 배척하여 그 안에 반도체 칩(20)을 매립한다. 이때, 반도체 칩(20)은 그 소자 형성면과 제 1 수지막(32a) 상면이 거의 동일한 높이가 되도록 제 1 수지막(32a)의 안에 매립된다. 이와 같이 함으로써 특별히 평탄화 공정을 추가하지 않고, 반도체 칩(20)의 두께에 기인하는 단차의 발생이 해소되어 평탄화된다.
또한, 반도체 칩(20)의 소자 형성면과 제 1 수지막(32a) 상면과의 높이가, 후 공정의 포토리소그래피 등에 악영향을 미치지 않을 정도로 서로 어긋나 형성되도록 해도 좋은 것은 물론이다.
도 2(c)에서는, 막 두께가 60㎛정도의 제 1 수지막(32a)에, 두께가 30㎛정도의 반도체 칩(20)을, 그것들의 상면이 거의 동일한 높이가 되도록 매립한 형태를 예시하고 있다. 이와 같이, 본 실시예에서는, 반도체 칩(20)의 배면과 그 하부의 제 1 층간 절연막(30)(또는 제 2 배선 패턴(28a))과의 사이에 제 1 수지막(32a)이 개재하도록 하는 것이 바람직하다.
왜냐하면, 반도체 칩(20)의 배면과 제 1 층간 절연막(30)과의 사이에 개재하는 제 1수지 막(32a)이 반도체 칩(20)과 제 1 층간 절연막(30)을 접착하는 접착 층으로서 기능하기 때문이다. 이와 같이, 본 실시예에서는, 반도체 칩(20)의 배면에 접착 층을 형성하는 공정을 생략할 수 있다는 이점도 있고, 제조 비용을 저감할 수 있다는 관점에서도 이점이 있다.
또한, 반도체 칩(20) 및 제 1 수지막(32a)의 두께를 조정하여 반도체 칩(20)의 배면이 제 1 층간 절연막(30)이나 제 1 배선 패턴(28a)에 접촉하도록 하여 매립하여도 지장이 없다. 이 경우도, 반도체 칩(20)의 소자 형성면과 제 1 수지막(32a)의 표면이 거의 동일한 높이가 되도록 하는 것이 바람직하다.
다음으로, 도 3(a)에 나타낸 바와 같이, 반도체 칩(20)을 피복하는 미경화된 제 2 수지막(32b)을 형성한다. 제 2 수지막(32b)은 제 1 수지막(32a)과 동일한 재료 및 형성 방법에 의해 형성된다. 반도체 칩(20)을 제 2 수지막(32b)으로 피복함으로써, 반도체 칩(200)의 소자 형성면의 단차가 평탄화된다.
이와 같이, 반도체 칩(20)이 제 1 수지막(32a)에 매립되어 실장되기 때문에, 제 2 수지막(32b)은 반도체 칩(20) 상에 국소적으로 너무 많이 형성되는 일은 없고, 전체에 걸쳐서 평탄화된 상태로 형성된다.
계속하여, 도 3(a)의 구조체를 130∼200℃의 온도로 열처리함으로써, 제 1 수지막(32a) 및 제 2 수지막(32b)을 동시에 경화시킨다. 이 때, 제 1 및 제 2 수지막(32a, 32b)을 진공 분위기에서 프레스(가압)하면서 열처리하도록 해도 좋다. 진공 프레스를 함으로써, 제 2 수지막(32b)은 그 상면이 보다 평탄화된 상태로 경화되게 된다.
이것에 의해, 제 1 수지막(32a)(제 1 절연막) 및 제 2 수지막(32b)(제 2 절연막)에 의해 구성되는 제 2 층간 절연막(32)을 얻을 수 있다.
계속하여, 도 3(b)에 나타낸 바와 같이, 반도체 칩(20)의 접속 패드(21a) 및 제 2 배선 패턴(28a) 상의 제 2 층간 절연막(32)의 소정부를 레이저 또는 RIE 등으로 에칭함으로써 제 2 비아 홀(32x)을 형성한다.
그 후, 도 3(c)에 나타낸 바와 같이, 제 2 비아 홀(32x) 내면 및 제 2 층간 절연막(32) 상에 시드 Cu막(28x)을 형성하고, 계속하여 제 3 배선 패턴에 대응하는 개구부(29a)를 갖는 레지스트 막(29)을 포토리소그래피에 의해 형성한다. 이 때, 제 2 층간 절연막(32)은 그 상면이 전체에 걸쳐서 평탄화되어 형성되어 있는 점에서, 포토리소그래피에 있어서 디포커스가 발생하지 않게 되므로, 필요한 패턴의 레지스트 막(29)을 정밀하고 안정되게 형성 할 수 있다.
그 다음에, 마찬가지로 도 3(c)에 나타낸 바와 같이, 시드 Cu막(28x)을 도금 급전층에 이용한 전해 도금에 의해, 레지스트 막(29)을 마스크로서 Cu막 패턴(28y)을 형성한다.
계속하여, 레지스트 막(29)을 제거한 뒤, Cu막 패턴(28y)을 마스크로 해 시드 Cu막(28x)을 에칭 한다. 이것에 의해, 도4(a)에 나타낸 바와 같이, 반도체 칩(20)의 접속 패드(21a) 및 제 2 배선 패턴(28a)에 제 2 비아 홀(32x)을 통하여 접속되는 제 3 배선 패턴(28b)(위쪽 배선 패턴)이 제 2 층간 절연막(32) 상에 형성된다.
이와 같이, 반도체 칩(20)을 피복하는 제 2 층간 절연막(32) 상면이 평탄하게 되도록 하였으므로, 제 2 층간 절연막(32) 상에 제 3 배선 패턴(28b)을 형성할 때의 포토리소그래피에 있어서 포커스 마진을 크게 설정할 필요가 없어진다. 따라서, 제 3 배선 패턴(28b)에 대응하는 개구부를 갖는 레지스트막(29)을 정밀도 좋고 안정되게 형성할 수 있게 되므로, 필요한 제 3 배선 패턴(28b)을 얻을 수 있게 된다.
또한, 제 2 및 제 3 배선 패턴(28a, 28b)은 상기한 세미애디티브법(semi-additive process)외에, 서브트랙티브법(subtractive process) 또는 풀 애디티브법(fully-additive process)에 의해 형성하도록 해도 좋다.
또한, 특히 도시하지 않았지만, 제 1 수지막(32a)을 형성하는 공정으로（도 2(b))에서 제 3 배선 패턴(28b)을 형성하는 공정（도 4(a))까지의 공정을 소정 회수 반복함으로써, 복수의 반도체 칩(20)이 층간 절연막에 각각 매설된 상태로 다층화되어 상호 접속된 형태로도 좋다. 이러한 경우도, 각 층간 절연막은 각각 평탄화되어 형성되므로, 반도체 칩을 내장한 층간 절연막과 배선 패턴을 아무런 불편이 발생하지 않고 적층화하여 형성할 수 있다.
또한, 복수의 층간 절연막 중의 임의의 층간 절연막에 반도체 칩(20)이 마찬가지로 매설된 형태로도 좋다. 또, 베이스 기판(24)의 이면에도 반도체 칩(20)이 마찬가지로 층간 절연막에 매설된 상태로 적층된 형태로도 좋다.
다음으로, 도 4(b)에 나타낸 바와 같이, 제 3 배선 패턴(28b)의 접속부(28z)에 개구부(36a)를 갖는 솔더 레지스트 막(36)을 형성한다. 그리고, 제 3 배선 패턴(28b)의 접속부(28z) 상에 Ni／Au 도금이 실시된다.
계속하여, 범프(23)를 구비한 상측 반도체 칩(20x)(상측 전자 부품)을 준비하고, 제 3 배선 패턴(28b)의 접속부(28z)에 상측 반도체 칩(20x)의 범프(23)를 플립 칩 접속한다.
이 때, 제 3 배선 패턴(28b)의 접속부(28z)는, 반도체 칩(20) 위쪽 및 반도체 칩(20)이 존재하지 않는 영역 상에 있어서 높이의 편차가 없고 거의 동일한 높이로 배치되기 때문에, 상측 반도체 칩(20x)의 범프(23)를 접속부(28z)에 신뢰성 있게 접합시킬 수 있다.
또한, 솔더 레지스트(36)의 개구부(36a)에 땜납 볼을 탑재하는 등으로 범프를 형성하고, 상측 반도체 칩(20x)의 접속 단자를 이 범프에 접합하도록 해도 좋다.
이상에 의해, 본 발명의 제 1 실시예의 반도체 장치(1)(전자 부품 실장 구조)가 완성된다.
제 1 실시예의 반도체 장치(1)에서는, 베이스 기판(24) 상에 제 1 및 제 2 층간 절연막(30, 32)과 제 1∼제 3 배선 패턴(28∼28b)이 각각 적층되어 형성되어 있다. 그리고, 반도체 칩(20)은 페이스 업으로 제 2 층간 절연막(32)의 중앙부에 매립된 상태로 실장되어 있다.
즉, 반도체 칩(20)은 그 하부의 제 1 층간 절연막(30)(또는 제 2 배선 패턴28a)에 접촉하지 않는 상태로 실장되어 있고, 반도체 칩(20)과 제 1 층간 절연막(30)의 사이에는 제 2 층간 절연막(32)이 개재되어 있다. 이 반도체 칩(20)의 배면과 제 1 층간 절연막(30)과의 사이에 개재되는 제 2 층간 절연막(32)은 이것들을 접착하는 접착층의 기능을 겸하고 있다. 이와 같이, 반도체 칩(20)의 배면에 접착층을 특별히 설치할 필요가 없기 때문에, 반도체 장치(1)의 구조를 간이하게 할 수 있음과 동시에 그 신뢰성을 향상시킬 수 있다.
그리고, 반도체 칩(20)의 접속 패드(21a)는 제 3 배선 패턴(28b)을 통하여 그 위쪽에 실장된 상측 반도체 칩(20x) 등에 전기적으로 접속되어 있다.
본 실시예의 반도체 장치(1)의 제조 방법에서는, 반도체 칩(20)이 제 1 수지막(32a)에 매립되어 실장되기 때문에, 반도체 칩(20) 상에 형성되는 제 2 수지막(32b)은 반도체 칩(20)의 두께에 의한 단차의 영향을 받지 않고 평탄한 상태로 형성된다. 이것에 의해, 제 2 층간 절연막(32) 상에 형성되는 제 3 배선 패턴(28b)이 정밀도 좋고 안정되게 형성된다.
또한, 제 1 실시예에서는, 반도체 칩(20)을 피복하는 제 2 수지막(32b) 상에 제 3 배선 패턴(28b)이 형성되도록 하고 있다. 이 때, 반도체 칩(20)의 패시베이션막(21b)으로써 절연 내성의 신뢰성이 낮은 것을 사용하는 경우라 하더라도, 제 3 배선 패턴(28b)과 반도체 칩(20)의 회로 패턴이 전기적으로 쇼트 되는 우려가 없어져, 반도체 장치(1)의 신뢰성을 향상시킬 수가 있다.
또한, 제 3 배선 패턴(28b)의 접속부(28z)가 배치되는 높이가 일정하게 되기 때문에, 제 3 배선 패턴(28b)의 접속부(28z)와 상측 반도체 칩(20x)의 범프(23)와의 접합에 관련되는 공면성(共面性: coplanarity)(평탄도)을 작게 할 수가 있다. 이것에 의해, 제 3 배선 패턴(28b)의 접속부(28z)와 상측 반도체 칩(20x)의 범프(23)와의 접합 불량(브리지(bridge), 오픈(open) 등)의 발생이 방지된다.
（제 2 실시예）
도 5 및 도 6은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도이다. 제 2 실시예가 제 1 실시예와 다른 점은 반도체 칩을 제 1 수지막에 매립하여 실장한 뒤에 제 2 수지막을 형성하지 않고 반도체 칩(20) 상에 직접 제 3 배선 패턴을 형성하는 것에 있다. 제 2 실시예에서는, 제 1 실시예와 동일한 공정에 대해서는 자세한 설명을 생략한다.
제 2 실시예의 전자 부품 실장 구조의 제조 방법은 도 5(a)에 나타낸 바와 같이, 우선, 제 1 실시예와 동일한 방법에 의해, 베이스 기판(24) 상의 제 1 층간 절연막(30) 및 제 2 배선 패턴(28a) 상에 미경화된 제 1 수지막(32a)을 형성한다.
그 후, 도 5(b)에 나타낸 바와 같이 반도체 칩(20a)(전자 부품)을 준비한다.이 반도체 칩(20a)에서는, 소자 형성면에 접속 패드(21a)를 구비하여, 그 이외의 부분에는 접속 패드(21a)를 노출시키는 개구부(21x)를 갖는 패시베이션막(21b)(표면 보호막)이 설치되어 있다. 제 2 실시예에 관련되는 패시베이션막(21b)으로써는, 절연 내성의 신뢰성이 높은 것이 사용된다. 그러한 패시베이션막(21b)으로는, 재료나 막 두께는 특히 한정하지 않지만, 예를 들면, 막 두께가 0. 5㎛정도의 실리콘 질화막과 막 두께가 3㎛정도 이상의 폴리이미드 수지막에 의해 구성된다. 또한, 제 1 실시예에서 사용한 반도체 칩(20) 상에 접속 패드(21a)를 노출시키는 수지 필름을 접착함으로써 패시베이션막(21b)으로 해도 좋다.
이러한 반도체 칩(20a)을 사용함에 따라, 제 1 실시예와 달리, 반도체 칩(20a) 상에 제 2 수지막을 통하지 않고, 직접 제 3 배선 패턴(28a)을 형성해도 반도체 칩(20a)의 회로 패턴과 제 3 배선 패턴(28b)이 전기적으로 단락될 우려가 없어진다.
또한, 각종의 전자 부품 실장 구조의 신뢰성 스팩에 따라, 반도체 칩(20a)의 회로 패턴과 제 3 배선 패턴(28b)이 단락되지 않도록 반도체 칩의 패시베이션막의 재료 및 구조가 적절히 선택된다.
이어서, 마찬가지로 도 5(b)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 이 반도체 칩(20)을 제 1 수지막(32a) 안에 매립하여 실장한다. 이것에 의해, 반도체 칩(20)의 소자 형성면과 제 1 수지막(32a) 상면이 거의 동일한 높이로 되므로, 반도체 칩(20a)의 두께에 기인하는 단차의 발생이 해소된다.
계속하여, 도 5(c)에 나타낸 바와 같이, 도 5(b)의 구조체를 130∼200℃의온도로 열 처리함으로써 제 1 수지막(32a)을 경화시켜 제 2 층간 절연막(32)으로 한다. 그 뒤에, 제 2 배선 패턴(28a) 상의 제 2 층간 절연막(32)의 소정부를 레이저 또는 RIE로 에칭하여, 제 2 비아 홀(32x)을 형성한다.
이어서, 도 6(a)에 나타낸 바와 같이, 제 1 실시예와 동일한 세미애디티브법 등에 의해, 제 2 층간 절연막(32) 및 반도체 칩(20a) 상에 제 3 배선 패턴(28b)(상측 배선 패턴)을 형성한다. 제 3 배선 패턴(28b)은 제 2 비아 홀(32x)을 통하여 제 2 배선 패턴(28a)에 접속됨과 동시에 패시베이션막(21b)의 개구부(21x)를 통하여 반도체 칩(20a)의 접속 패드(21a)에 접속된다.
제 2 실시예에서는, 반도체 칩(20a)상에 직접 제 3 배선 패턴(28b)을 형성 할 수 있도록 한 점에서, 반도체 칩(20a) 상에 제 2 수지막을 형성하는 공정을 생략할 수 있으므로, 제 1 실시예보다 제조 공정이 삭감되어 제조 비용을 저감할 수 있다.
다음에, 제 2 실시예에서는, 제 4 배선 패턴을 다시 더 형성하는 형태를 예시한다. 즉, 도 6(b)에 나타낸 바와 같이, 제 3 배선 패턴(28b)을 피복하는 수지막 등으로 이루어지는 제 3 층간 절연막(34)을 형성한다. 계속하여, 제 3 배선 패턴(28b) 상의 제 3 층간 절연막(34)의 소정부를 레이저 또는 RIE로 에칭함으로써 제 3 비아 홀(34x)을 형성한다. 또한, 제 3 비아 홀(34x)을 통하여 제 3 배선 패턴(28b)에 접속되는 제 4 배선 패턴(28c)을 세미애디티브법 등에 의해 형성한다.
이와 같이, 제 2 실시예에서는, 배선 패턴을 1층 추가 형성하는 경우에 있어서도, 제 1 실시예의 제조 방법에 대해서 한 공정 삭감 할 수 있다. 이 때, 배선밀도를 높게 하여 전자 부품 실장 구조를 소형화, 고성능화해 제조할 때에, 제 1 실시예 보다 제조 코스트를 저감 할 수가 있다.
이어서, 도 6(c)에 나타낸 바와 같이, 제 1 실시예와 마찬가지로, 제 4 배선 패턴(28c)의 접속부(28z)에 개구부(36a)를 갖는 솔더 레지스트막(36)을 형성한다. 그 뒤에, 상측 반도체 칩(20x)의 범프(23)를 제 4 배선 패턴(28c)의 접속부(28z)에 플립 칩 접속한다.
이상에 의해, 제 2 실시예의 반도체 장치(1a)(전자 부품 실장 구조)를 얻을 수 있다.
제 2 실시예에 있어서도, 제 1 실시예와 동일한 변형예를 적용 할 수 있다.
제 2 실시예에서는, 제 1 실시예와 동일한 효과를 거둘 수 있고, 또한, 반도체 칩(20a) 상에 직접 배선 패턴을 형성 할 수 있도록 했으므로, 제 1 실시예의 제조 방법에 대해서 한 공정 삭감 할 수 있고, 제조 비용을 저감 할 수 있다.
（제 3 실시예）
도 7 및 도 8은 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도이다. 제 3 실시예가 제 1 실시예와 다른 점은 반도체 칩을 페이스 다운으로 수지막 중에 매립하여 플립 칩 실장하는 것에 있다. 제 3 실시예에 있어서, 제 1 실시예와 동일한 공정에 대해서는 그 자세한 설명을 생략한다.
제 3 실시예의 전자 부품 실장 구조의 제조 방법은 도 7(a)에 나타낸 바와 같이, 우선, 제 1 실시예와 동일한 방법에 의해, 베이스 기판(24) 상의 제 1 층간 절연막(30) 및 제 2 배선 패턴(28a) 상에 미경화된 수지막(32a)을 형성한다.
그 후에, 도 7(b)에 나타낸 바와 같이 반도체 칩(20b)(전자 부품)을 준비한다. 이 반도체 칩(20b)은 소자 형성면측에 접속 패드(21a)와 그것에 접속된 범프(23)를 구비해, 150㎛(가장 적합하게는 50㎛)이하로 박형화된 것이다. 접속 패드(21a) 및 그것에 접속된 범프(23)가 접속 단자의 일례이다.
이어서, 마찬가지로 도 7(b)에 나타낸 바와 같이, 반도체 칩(20b)을 그 범프(23)가 탑재된 면을 하측으로 하여(페이스 다운) 수지막(32a) 상에 배치하고, 반도체 칩(20b)을 가압함으로써 반도체 칩(20b)을 수지막(32a) 중에 매립한다. 이것에 의해, 반도체 칩(20b)은 수지막(32a)을 배척하여 그 범프(23)가 제 2 배선 패턴(28a)에 접촉한다. 게다가, 반도체 칩(20b)의 배면과 수지막(32a)의 상면과는 거의 동일한 높이가 되어 평탄화 된다.
이 때, 반도체 칩(20b)의 배면과 수지막(32a) 상면이 거의 동일 높이로 되도록 반도체 칩(20b)의 두께와 수지막(32a)의 막 두께가 적절히 조정된다. 예를 들면, 반도체 칩(20b)의 칩 두께가 30㎛정도, 범프(23)의 높이가10㎛정도인 경우(총 두께：40㎛정도), 수지막(32a)은 제 2 배선 패턴(28a) 상에서 40㎛정도의 막 두께가 되도록 형성된다.
계속하여, 반도체 칩(20b)의 범프(23)와 제 2 배선 패턴(28a)을 접합한다. 반도체 칩(20b)의 범프(23)가 Au로 이루어지는 경우는, 제 2 배선 패턴(28a)으로써 표면에 Au막을 가지는 배선을 사용하고, 초음파 플립 칩 실장에 의해 반도체 칩(20b)의 범프(23)와 제 2 배선 패턴(28a)을 접합한다.
혹은, 반도체 칩(20b)의 범프(23)가 땜납으로 이루어지는 경우는, 제 2 배선패턴(28a)으로써 Cu배선 또는 표면에 Au막을 가지는 배선을 사용하고, 리플로우 가열하는 것에 의해 반도체 칩(20b)의 범프(23)와 제 2 배선 패턴(28a)을 접합한다.
또한, 반도체 칩(20b)의 범프(23)가 접합되는 제 2 배선 패턴(28a)의 부분에는 Ni／Au 도금이 실시되어 있다.
그 후에, 130∼200℃의 열처리를 하여 수지막(32a)을 경화시킴으로써, 제 2 층간 절연막(32)을 얻을 수 있다.
이것에 의해, 도 7(b)에 나타낸 바와 같이, 반도체 칩(20b)이 제 1 층간 절연막(30)으로 평탄한 상태로 매설되고, 그 범프(23)가 제 2 배선 패턴(28a)에 플립 칩 접속된 구조를 얻을 수 있다.
본 실시예에서는, 반도체 칩(20b)을 미경화된 수지막(32a)에 매립하여 제 2 배선 패턴(28a)에 플립 칩 접속하게 한 것에서, 반도체 칩(20b)의 하측 틈에 언더 필 수지를 충전하지 않고 수지막(32a)이 잔존해 충전된다. 이처럼 본 실시예에서는, 반도체 칩(20b)의 하측 틈에 언더 필 수지를 충전하는 공정을 특별히 필요로 하지 않는다는 이점도 있다.
이어서, 도 7(c)에 나타낸 바와 같이, 제 2 배선 패턴(28a) 상의 제 2 층간 절연막(32)의 소정부를 레이저 또는 RIE로 에칭하여 제 2 비아 홀(32x)을 형성한다.
계속하여, 제 1 실시예에서 설명한 세미애디티브법 등에 의해, 제 2 비아 홀(32x)을 통하여 제 2 배선 패턴(28a)에 접속되는 제 3 배선 패턴(28b)（상측 배선 패턴)을 제 2 층간 절연막(32) 상에 형성한다. 제 3 실시예에 있어서도, 반도체 칩(20b)의 배면과 제 2 층간 절연막(32) 상면과는 거의 동일한 높이가 되어 평탄화되므로, 제 3 배선 패턴(28b)을 형성할 때의 포토리소그래피의 정밀도를 향상시킬 수 있다. 이것에 의해, 원하는 제 3 배선 패턴(28b)이 정밀도 좋고 안정되게 형성된다.
본 실시예에서는, 반도체 칩(20b)으로써 그 배면이 연삭되어 박형화된 것을 사용하는 형태를 예시하고 있으므로, 제 3 배선 패턴(28b)과 반도체 칩(20b)의 회로 패턴이 전기적으로 단락되지 않도록, 반도체 칩(20b)의 배면 상에 제 3 배선 패턴(28b)이 형성되지 않게 한다. 또한, 미리 반도체 칩(20b)의 배면에 절연막이 형성되어 있는 경우는, 제 3 배선 패턴(28b)이 반도체 칩(20b)의 배면 상에 형성되도록 해도 지장이 없다.
제 3 실시예에 있어서도, 제 1 실시예와 마찬가지로, 제 1 수지막(32a)을 형성하는 공정으로（도 7(a))에서 제 3 배선 패턴(28b)을 형성하는 공정（도 7(c))까지의 공정을 소정 회수 반복하는 것에 의해, 복수의 반도체 칩(20b)이 층간 절연막에 각자 매설된 상태로 다층화 되어 상호 접속된 형태로서도 좋다.
다음으로, 도 8에 나타낸 바와 같이, 제 3 배선 패턴(28b)의 접속부(28z)에 개구부36a를 갖는 솔더 레지스트막(36)을 형성한다. 그 뒤에, 범프(23)를 구비한 상측 반도체 칩(20x)(상측 전자 부품)의 범프(23)를 제 3 배선 패턴(28b)의 접속부(28z)에 플립 칩 접속한다. 제 3 실시예에 있어서도, 제 3 배선 패턴(28b)의 접속부(28z)는, 높이의 편차가 없고 거의 동일한 높이로 배치되기 때문에, 상측 반도체 칩(20x)의 범프(23)를 접속부(28z)에 신뢰성 있게 접합시킬 수 있다.
이것에 의해, 제 3 실시예의 반도체 장치(1b)(전자 부품 실장 구조)를 얻을 수 있다.
제 3 실시예의 전자 부품 실장 구조의 제조 방법에서는, 반도체 칩(20b)이 페이스 다운으로 미경화된 수지막(32a)에 매립되고, 또한, 반도체 칩(20b)의 범프(23)가 제 2 배선 패턴(28a)에 플립 칩 접속된다.
이와 같이 함으로써, 특별한 평탄화 공정도를 추가하지 않고, 반도체 칩(20b)이 그 두께에 의한 단차가 해소된 상태로 제 2 층간 절연막(32)에 매설되고, 또한 제 2 배선 패턴(28a)에 플립 칩 접속된다. 이 때, 제 1 실시예와 마찬가지로, 제 3 배선 패턴(28b)을 정밀도 좋고 안정되게 형성 할 수 있음과 동시에 상측 반도체 칩(20x)을 제 3 배선 패턴(28b)에 신뢰성 있게 플립 칩 접속 할 수 있다.
또한, 반도체 칩(20b)의 하측 틈에 언더 필 수지를 특별히 충전할 필요가 없기 때문에. 제조 비용을 저감 할 수 있는 이점도 있다.
（제 4 실시예）
도 9 및 도 10은 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타낸 단면도이다. 제 4 실시예가 제 3 실시예와 다른 점은, 제 3 실시예와 동일한 방법에 의해 반도체 칩을 실장한 뒤에, 반도체 칩 상에 절연막을 형성하는 것에 있다. 이것에 의해, 배선 패턴을 반도체 칩 상의 영역에도 배선할 수 있게 된다. 제 4 실시예에서는, 제 1 및 제 3 실시예와 동일 공정에 대한 자세한 설명을 생략한다.
본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법은, 도 9(a)에 나타낸 바와 같이, 우선, 제 3 실시예와 마찬가지 방법에 의해, 반도체 칩(20b)(전자 부품)을 페이스 다운하여 미경화된 제 1 수지막(32a) 내에 매립함과 동시에, 반도체 칩(20b)의 범프(23)를 제 2 배선 패턴(28a)에 플립 칩 접속한다.
그 후, 도 9(b)에 나타낸 바와 같이, 반도체 칩(20b)을 피복하는 미경화된 제 2 수지막(32b)을 형성한다. 계속하여, 제 1 및 제 2 수지막(32a, 32b)을 진공 분위기에서 프레스(가압)한 상태로 130∼200℃의 온도로 열처리함으로써, 제 1 및 제 2 수지막(32a, 32b)을 동시에 경화시킨다. 이것에 의해, 제 1 수지막(32a) 및 제 2 수지막(32b)에 의해 구성되는 제 2 층간 절연막(32)을 얻을 수 있다.
다음으로, 도 9(c)로 나타낸 바와 같이, 제 2 배선 패턴(28a) 상의 제 2 층간 절연막(32)의 소정부를 레이저 또는 RIE로 에칭함으로써, 제 2 비아 홀(32x)을 형성한다.
계속하여, 도 10(a)에 나타낸 바와 같이, 제 1 실시예에서 설명한 서브 애디티브법 등에 의해, 제 2 비아 홀(32x)을 통하여 제 2 배선 패턴(28a)에 접속되는 제 3 배선 패턴(28b)(상측 배선 패턴)을 제 2 층간 절연막(32) 상에 형성한다.
본 실시예에서 사용되는 반도체 칩(20b)은 그 배면이 연삭되어 150㎛(바람직하게는 50㎛)이하로 박형화 된 것이며, 반도체 칩(20b)의 배면에 반도체(실리콘)층이 노출한 상태로 되어 있다. 따라서, 반도체 칩(20b)의 배면에 직접 제 3 배선 패턴(28b)이 형성되는 경우, 제 3 배선 패턴(28b)과 반도체 칩(20b)의 회로 패턴이 전기적으로 단락될 우려가 있다. 이 때문에, 전술한 제 3 실시예에서는, 반도체칩(20b) 상에는 제 3 배선 패턴(28b)을 배치하지 않도록 하고 있다.
그렇지만, 제 4 실시예에서는, 도 10(a)에 나타낸 바와 같이, 반도체 칩(20b) 상에 제 2 수지막(32b)을 구비하여, 그 위에 제 3 배선 패턴(28b)을 형성 하게 했으므로, 반도체 칩(20b) 상의 영역에도 제 3 배선 패턴(28b)을 배치 할 수 있다.
즉, 제 4 실시예에서는 제 3 실시예에서 보다 제 3 배선 패턴(28b)의 배선의 자유도를 넓게 할 수 있게 된다. 따라서, 전자 부품 실장 구조의 배선 밀도를 높게 할 수 있게 되고, 이것에 의해서 전자 부품 실장 구조의 소형화, 고성능화에 용이하게 대응할 수 있게 된다.
다음으로, 도 10(b)에 나타낸 바와 같이, 제 3 배선 패턴(28b)의 접속부(28z)에 개구부(36a)를 가지는 솔더 레지스트막(36)을 형성한다. 또한, 제 3 배선 패턴(28b)의 접속부(28z)에 상측 반도체 칩(20x)(상측 전자 부품)의 범프(23)를 플립 접속한다.
이상에 의해, 제 4 실시예의 반도체 장치(1c)(전자 부품 실장 구조)를 얻을 수 있다.
제 4 실시예는 제 3 실시예와 동일한 효과를 나타내고 또한, 반도체 칩(20b)의 배면은 제 2 층간 절연막(32)(제 2 수지막(32b))으로 피복되어 있기 때문에, 반도체 칩(20b)의 위쪽에도 제 3 배선 패턴(28b)을 배선할 수 있게 되고, 배선 밀도를 높일 수 있다.
（제 5 실시예）
도 11∼도 13은 본 발명의 제 5 실시예의 전자 부품 실장 구조의 제조 방법을 순서대로 나타낸 단면도이다. 전술한 제 3 및 제 4 실시예에서는, 수지막을 배척하여 반도체 칩의 범프를 배선 패턴에 접합하므로, 반도체 칩의 범프와 배선 패턴과의 사이에 근소한 수지가 개재될 우려가 있고, 전기 접속의 충분한 신뢰성을 얻을 수 없는 경우를 상정할 수 있다. 제 5 실시예에서는, 이러한 불편을 해소 할 수 있다. 또한, 제 5 실시예에서는, 제 1 및 제 3 실시예와 동일한 공정에 대해서는 그 자세한 설명을 생략한다.
제 5 실시예의 전자 부품 실장 구조 제조 방법은, 도 11(a)에 나타낸 바와 같이, 우선, 제 1 실시예와 동일한 방법에 의해, 베이스 기판(24) 상의 제 1 층간 절연막(30) 및 제 2 배선 패턴(28a) 상에 수지 필름을 접착하는 등 미경화된 제 1 수지막(32a)을 형성한다.
그 후, 도 11(b)에 나타낸 바와 같이, 후에 반도체 칩의 범프가 접합되는 제 2 배선 패턴(28a) 상의 제 1 수지막(32a)의 부분을 레이저 등으로 에칭 함으로써, 제 2 배선 패턴(28a)에 도달하는 깊이의 개구부(33)를 형성한다.
이 때, 반도체 칩(20b)의 범프(23)가 접합되는 제 2 배선 패턴(28a) 부분에는 Ni／Au 도금이 실시되어, 개구부(33)내에 Ni／Au층이 노출된 상태가 된다. 또한, 이 개구부(33)에는 후에 반도체 칩의 범프가 배치되므로, 개구부(33)의 지름은 반도체 칩(20b)의 범프(23)의 지름과 동등 또는 그 이상으로 설정된다.
다음으로, 도 11(c)에 나타낸 바와 같이, 접속 패드(21a)와 그것에 접속된 범프(23)를 구비한 반도체 칩(20b)(전자 부품)을 준비한다. 이 반도체 칩(20b)은제 3 실시예와 마찬가지로, 그 두께가 150㎛정도 이하로 박형화된 것이다.
그리고, 제 1 수지막(32a)의 개구부(33)내에 노출되는 제 2 배선 패턴(28a)의 부분에 반도체 칩(20b)의 범프(23)가 대응하도록 하여, 반도체 칩(20b)을 제 1 수지막(32a) 상에 배치하여 가압한다. 이것에 의해, 반도체 칩(20b)의 범프(23)는 제 1 수지막(32a)을 배척하지 않고, 제 2 배선 패턴(28a) 상에 접촉한 상태로 배치된다.
다음으로, 도 12(a)에 나타낸 바와 같이, 제 3 실시예와 마찬가지로, 반도체 칩(20b)의 범프(23)를 제 2 배선 패턴(28a)에 접합한다. 접합 방법으로는, 반도체 칩(20b)의 범프(23)가 Au로 이루어지는 경우는 초음파 플립 칩 실장이 채용되고, 반도체 칩(20b)의 범프(23)가 땜납으로 이루어지는 경우는200∼250℃의 리플로우 가열에 의한 플립 칩 실장이 채용된다.
또한, 반도체 칩(20b)의 범프(23)가 제 1 수지막(32a)의 개구부(33)에 배치될 때, 반도체 칩(20b)과 제 1 수지막(32a)의 개구부(33)의 측면과의 사이에 다소의 틈이 잔존한다. 제 1 수지막(32a)으로서 열경화성 수지를 사용하는 경우는, 레이저로 개구부(33)를 형성할 때의 열에 의해서 그 개구부(33)의 측면부가 어느 정도 경화해 버리기 때문에, 제 1 수지막(32a)의 리플로우에 의한 매립 효과는 비교적 작다.
이 때, 본 실시예에서는, 반도체 칩(20b)의 범프(23)가 땜납 범프인 경우는, 범프(23)를 리플로우·경화시켜 변형시킴으로써 그 틈이 매립되도록 한다. 그 뒤, 130∼200℃의 온도 분위기에서 열처리를 함으로써, 제 1 수지막(32a) 을 경화시킨다.
또한, 변형예로서는, 광경화성 수지는 레이저로 개구부(33)를 형성할 때 그 측면부가 경화하지 않기 때문에, 제 1 수지막(32a)으로써, 자외선을 조사해 경화시킬 때에 개구부(33)의 내측에 리플로우 하는 특성을 갖는 광경화성 수지를 사용해 상기한 틈을 매립하도록 해도 좋다.
또한, 반도체 칩(20b)의 범프(23)로써 땜납을 사용하는 경우, 땜납을 리플로우 및 경화시킬 때의 열처리에 의해서 제 1 수지막(32a)을 동시에 경화 시킬 수도 있다.
이와 같이 하여, 반도체 칩(20b)은 제 1 수지막(32a)의 안에 매설한 상태로 제 2 배선패턴(28a)에 플립 칩 접속된다. 그리고, 제 3 실시예와 마찬가지로, 반도체 칩(20b)의 두께에 맞추어 제 1 수지막(32a)의 막 두께가 조정되어 있으므로, 반도체 칩(20b)의 배면과 제 1 수지막(32a) 상면이 거의 동일한 높이가 되어, 반도체 칩(20b)에 의한 단차가 해소된다.
또한, 반드시 반도체 칩(20b)의 배면과 제 1 수지막(32a) 상면을 동일한 높이에 할 필요는 없고, 후술하는 것처럼 반도체 칩(20b)을 피복하는 제 2 수지막을 형성하는 경우는, 제 2 수지막으로 완전하게 평탄화 되도록 해도 좋다.
제 5 실시예에서는, 제 1 수지막(32a)에 개구부(33)가 형성된 뒤에 반도체 칩(20b)의 범프(23)가 개구부(33) 내에 노출되는 제 2 배선 패턴(28a)에 접합되므로, 반도체 칩(20b)의 범프(23)와 제 2 배선 패턴(28a)과의 접합계면에 수지가 개재될 우려가 없다. 따라서, 반도체 칩(20b)의 범프(23)가 제 2 배선 패턴(28b)에신뢰성 있게 접합되어 양호한 전기 접속을 얻을 수 있다.
계속해서, 도 12(b)에 나타낸 바와 같이, 제 1 수지막(32a) 및 반도체 칩(20b) 상에 제 2 수지막(32b)을 형성한다. 이것에 의해, 제 1 수지막(32a) 및 제 2 수지막(32b)에 의해 구성되는 제 2 층간 절연막(32)을 얻을 수 있다.
또한, 제 1 수지막(32a)을 경화하기 전에, 미경화된 제 2 수지막(32b)을 제 1 수지막(32a) 상에 형성하고, 그 뒤에, 열처리를 하여 제 1 및 제 2 수지막(32a, 32b)을 동시에 경화시키도록 해도 좋다.
다음으로, 도 12(c)에 나타낸 바와 같이, 제 2 배선 패턴(28a) 상의 제 2 층간 절연막(32)의 소정부를 레이저 또는 RIE로 에칭함으로써, 제 2 비아 홀(32x)을 형성한다.
계속하여, 도 13(a)에 나타낸 바와 같이, 제 1 실시예에서 설명한 세미애디티브법 등에 의해, 제 2 비아 홀(32x)을 통하여 제 2 배선 패턴(28a)에 접속되는 제 3 배선 패턴(28b)（상측 배선 패턴）을 제 2 층간 절연막(32) 상에 형성한다.
또한, 변형예로서는, 제 3 실시예와 마찬가지로, 제 2 수지막(32b)을 형성하지 않는 형태로도 할 수 있다. 이 경우, 도 7(c)과 동일한 구조가 되고, 제 3 배선 패턴(28b)은 반도체 칩(20b) 상을 피한 제 1 수지막(32a) 상에 형성된다.
또, 제 5 실시예에 있어서도, 제 1 수지막(32a)을 형성하는 공정으로(도 11(a))에서 제 3 배선 패턴(28b)을 형성하는 공정（도 13(a))까지의 공정을 소정 회수 반복함으로써, 복수의 반도체 칩(20b)이 층간 절연막에 각각 매설된 상태로 다층화되어 상호 접속된 형태로도 좋다.
계속하여, 도 13(b)에 나타낸 바와 같이, 제 3 배선 패턴(28b)의 접속부(28z) 상에 개구부(36a)를 가지는 솔더 레지스트막(36)을 형성한 뒤에, 제 3 배선 패턴(28b)의 접속부(28z) 상에 Ni／Au도금을 행한다. 그 뒤에, 제 3 배선 패턴(28b)의 접속부(28z)에 상측 반도체 칩(20x)(상측 전자 부품)의 범프(23)를 플립 칩 접속한다. 또한, 필요에 따라서, 상측 반도체 칩(20x)과 솔더 레지스트막(36)과의 틈 사이에 언더 필 수지를 충전한다.
이상에 의해, 제 5 실시예의 반도체 장치(1d)(전자 부품 실장 구조)를 얻을 수 있다.
제 5 실시예에서는, 다른 실시예와 마찬가지로, 특별한 평탄화 공정을 추가하지 않고, 반도체 칩(20b)이 그 단차가 해소된 상태로 제 2 층간 절연막(32)에 매설되고, 동시에 제 2 배선 패턴(28a)에 플립 칩 접속된다. 이 때문에, 다른 실시예와 마찬가지로, 제 3 배선 패턴(28b)을 정밀도 좋고 안정되게 형성 할 수 있으면서, 상측 반도체 칩(20x)을 제 3 배선 패턴(28b)에 신뢰성 있게 플립 칩 접속할 수 있다.
그리고, 본 실시예에서는, 반도체 칩(20b)을 실장하기 전에 NCP(Non Conductive Paste)나 NCF（Non Conductive Film)을 형성하거나, 반도체 칩(20b)을 실장한 뒤에 언더 필 수지를 충전하거나 할 필요가 없다. 즉, 반도체 칩(20b)이 매설되는 제 1 수지막(32a)이 종래 기술의 NCP나 NCF의 기능을 겸할 수 있게 했으므로, 제조 공정을 삭감 할 수 있고, 이것에 의해서 제조 비용의 저감도 도모할 수 있다.
게다가, 반도체 칩(20b)이 매설되는 제 1 수지막(32a)에 미리 개구부(33)를 형성해 두고, 이 개구부(33) 내에 노출되는 제 2 배선 패턴(28a)의 부분에 반도체 칩(20b)의 범프(23)를 접합하도록 하고 있다. 이 때문에, 제 3 또는 제 4 실시예보다도 반도체 칩(20b)의 범프(23)가 제 2 배선 패턴(28a)에 신뢰성 있게 전기적으로 접속되도록 되어, 반도체 장치(1d)의 제조 수율을 향상시킬 수 있다.
이상 설명한 바와 같이, 본 발명에서는, 배선 기판 상에 형성된 미경화된 수지막에 전자 부품이 가압되어 매립되도록 하고 있다. 이 때문에, 어떠한 특별한 평탄화 공정을 추가하지 않고, 전자부품의 두께에 기인하는 단차가 해소된 상태로 전자 부품이 수지막내에 매설·실장된다.
이 때문에, 전자 부품의 위쪽에 형성되는 상측 배선 패턴이 정밀도 좋고, 안정되게 형성 되게 된다. 또한, 전자 부품 위쪽의 상측 배선 패턴에 상측 전자 부품을 플립 칩 실장하는 경우, 상측 전자 부품과 상측 배선패턴과의 접합의 신뢰성을 향상시킬 수 있다.

Claims (17)

  1. 배선 패턴을 구비한 배선 기판 상에 미경화(未硬化)된 제 1 수지막을 형성하는 공정과,
    소자 형성면에 접속 단자를 구비한 전자 부품을, 그 접속 단자를 상측으로 하여 상기 미경화된 제 1 수지막의 안에 매립하는 공정과,
    상기 전자 부품을 피복하는 제 2 수지막을 형성하는 공정과,
    상기 제 1 및 제 2 수지막을 열처리하여 경화시킴으로써 절연막을 얻는 공정과,
    상기 배선 패턴 및 접속 단자 상의 상기 절연막의 소정부(所定部)에 비아 홀을 형성하는 공정과,
    상기 비아 홀을 통하여 상기 배선 패턴 및 상기 접속 단자에 접속되는 상측 배선 패턴을 상기 절연막 상에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  2. 배선 패턴을 구비한 배선 기판 상에 미경화된 수지막을 형성하는 공정과,
    소자 형성면에 접속 단자와 그 접속 단자를 노출시키는 개구부를 갖는 패시베이션막을 구비한 전자 부품을, 그 접속 단자를 상측으로 하여 상기 미경화된 수지막의 안에 매립하는 공정과,
    상기 수지막을 열처리하여 경화시킴으로써 절연막을 얻는 공정과,
    상기 배선 패턴 상의 상기 절연막의 소정부에 비아 홀을 형성하는 공정과,
    상기 비아 홀을 통하여 상기 배선 패턴에 접속됨과 동시에, 상기 개구부를 통하여 상기 접속 단자에 접속되는 상측 배선 패턴을, 상기 절연막 및 상기 전자 부품 상에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  3. 배선 패턴을 구비한 배선 기판 상에 미경화된 수지막을 형성하는 공정과,
    소자 형성면에 접속 단자를 구비한 전자 부품을, 그 접속 단자를 하측으로 하여 상기 미경화된 수지막의 안에 매립함과 동시에 상기 접속 단자를 상기 배선 패턴에 접합하는 공정과,
    상기 수지막을 열처리하여 경화시킴으로써 절연막을 얻는 공정과,
    상기 배선 패턴 상의 상기 절연막의 소정부에 비아 홀을 형성하는 공정과,
    상기 비아 홀을 통해서 상기 배선 패턴에 접속된 상측 배선 패턴을 상기 절연막 상에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  4. 배선 패턴을 구비한 배선 기판 상에 미경화된 제 1 수지막을 형성하는 공정과,
    소자 형성면에 접속 단자를 구비한 전자 부품을, 그 접속 단자를 하측으로 하여 상기 미경화된 제 1 수지막의 안에 매립함과 동시에, 상기 접속 단자를 상기배선 패턴에 접합하는 공정과,
    상기 전자 부품을 피복하는 제 2 수지막을 형성하는 공정과,
    상기 제 1 및 제 2 수지막을 열처리하여 경화시킴으로써 절연막을 얻는 공정과,
    상기 배선 패턴 상의 상기 절연막의 소정부에 비아 홀을 형성하는 공정과,
    상기 비아 홀을 통하여 상기 배선 패턴에 접속되는 상측 배선 패턴을 상기 절연막 상에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 미경화된 수지막을 형성하는 공정 후, 상기 전자 부품의 접속 단자를 상기 배선 패턴에 접합하는 공정 전에,
    상기 전자 부품의 접속 단자가 접합되는 상기 배선 패턴 상의 수지막의 부분에 개구부를 형성하는 공정을 더 갖고,
    상기 전자 부품의 접속 단자를 상기 배선 패턴에 접합하는 공정은 상기 전자 부품의 접속 단자를 상기 수지막의 개구부에 대응시켜 배치함을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  6. 제 5 항에 있어서,
    상기 전자 부품의 접속 단자는 땜납 범프이며,
    상기 전자 부품의 접속 단자를 상기 배선 패턴에 접합하는 공정에서,
    상기 땜납 범프를 리플로우 및 경화하여 변형시킴으로써, 상기 전자 부품과 상기 수지막의 개구부의 측면과의 틈을 메우는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전자 부품을 상기 미경화된 수지막에 매립하는 공정에서, 상기 전자 부품의 소자 형성면 또는 배면과 상기 미경화된 수지막의 상면이 거의 동일한 높이가 되도록 하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서.
    상기 전자 부품을 상기 미경화된 수지막에 매립하는 공정에서, 상기 전자 부품의 배면과 상기 배선 기판과의 사이에 상기 수지막이 개재하도록 하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  9. 제 3 항에 있어서,
    상기 상측 배선 패턴을 형성하는 공정에서, 상기 전자 부품 상에는 상기 상측 배선 패턴을 형성하지 않는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 수지막에 상기 전자 부품을 매립하는 공정으로부터 상기 상측 배선 패턴을 형성하는 공정을 소정 회수 반복하는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 상측 배선 패턴에 상측 전자 부품을 플립 칩 접속하는 공정을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전자 부품은 두께가 150㎛정도 이하의 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  13. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 상에 형성된 제 1 절연막과,
    소자 형성면에 접속 단자를 구비한 전자 부품의 그 접속 단자가 상측이 되어 상기 제 1 절연막의 안에 매설되어 있는 동시에 상기 전자 부품의 배면이 상기 배선 기판에 접촉되지 않는 상태로 실장된 상기 전자 부품과,
    상기 전자 부품을 피복하는 제 2 절연막과,
    상기 배선 패턴 및 상기 접속 단자 상의 상기 제 1 및 제 2 절연막의 소정부에 각각 형성된 비아 홀과,
    상기 제 2 절연막 상에 형성되어, 상기 비아 홀을 통하여 상기 배선 패턴 및 상기 접속 단자에 각자 접속되는 상측 배선 패턴을 가지는 것을 특징으로 하는 전자 부품 실장 구조.
  14. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 위에 형성된 절연막과,
    소자 형성면에 접속 단자와 그 접속 단자를 노출시키는 개구부를 갖는 패시베이션막을 구비한 전자 부품이, 상기 접속 단자가 상측이 되어 상기 절연막의 안에 매설되어 있는 동시에, 상기 전자 부품의 배면이 상기 배선 기판에 접촉되지 않는 상태로 실장된 상기 전자 부품과,
    상기 배선 패턴상의 상기 절연막의 소정부에 형성된 비아 홀과,
    상기 절연막 및 상기 전자 부품 상에 형성되어, 상기 비아 홀을 통하여 상기 배선 패턴에 접속됨과 동시에, 상기 개구부를 통하여 상기 접속 단자에 접속되는 상측 배선 패턴을 가지는 것을 특징으로 하는 전자 부품 실장 구조.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 전자 부품의 소자 형성면과 그 전자 부품이 매설된 상기 절연막의 상면은 거의 동일한 높이로 되어 평탄화되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 전자 부품은 두께가 150㎛정도 이하의 반도체 칩인 것을 특징으로 하는 전자 부품 실장 구조.
  17. 제 13 항 또는 제 14 항에 있어서,
    상기 절연막은 수지로 이루어지는 것을 특징으로 하는 전자 부품 실장 구조.
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