KR20220065550A - 연결구조체 내장기판 - Google Patents
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Abstract
본 개시는 복수 층의 제1 절연층, 및 상기 복수 층의 제1 절연층 상에 또는 사이에 각각 배치된 복수 층의 제1배선층을 포함하는 인쇄회로기판; 및 상기 인쇄회로기판 내에 매립되며, 복수 층의 제2 절연층 및 상기 복수 층의 제2 절연층 상에 또는 사이에 각각 배치된 복수 층의 제2배선층을 포함하는 연결구조체; 를 포함하며, 상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층은 유기 절연재료를 포함하고, 상기 복수 층의 제1절연층 중 어느 하나의 상면과 접하는, 연결구조체 내장기판에 관한 것이다.
Description
본 개시는 연결구조체 내장기판에 관한 것이다.
최근 전자부품 산업에서 5G 고속 통신 및 인공지능(AI)에 대응하기 위해 고집적 PCB(Printed Circuit Board)가 요구되고 있다. 미세회로는 고집적 PCB를 위한 핵심 기술로, 현재 업계에서는 이를 위한 연구개발을 활발히 진행 중이나, 고다층 대면적에 따른 기판 제조상 수율 저하로 인한 비용 상승이 문제로 대두되고 있다. 이에, 미세회로가 필요한 영역에 대해서 연결구조체 형태로 별도 제작하여 대면적의 기판에 임베딩하는 기술이 개발 중이며, 대표적으로 EMIB(Embedded Multi-die Interconnect Bridge) 기술을 그 예로 들 수 있다.
한편, EMIB의 경우는 PCB에 캐비티를 형성한 후 연결구조체에 부착된 접착제를 이용하여 연결구조체를 스타퍼 금속에 고정해야 후공정 진행 시에 연결구조체가 움직이지 않고 고정될 수 있다. 이 경우, 캐비티 형성을 위한 추가 공정이 필요하며, 연결구조체 접합용으로 사용되는 접착제, 예컨대 DAF(Die Attach Film)는 사용 수명이 짧고 고가이기 때문에 사용수명 관리가 어려워 비용 상승의 요소로 작용할 수 있다.
본 개시의 여러 목적 중 하나는 별도의 캐비티 형성 없이, 그리고 연결구조체 접합을 위한 별도의 접착제 없이 연결구조체를 기판 내에 내장하는 것이다.
본 개시의 여러 목적 중 다른 하나는 다이 투 다이간 고속신호 전송 시에 전기적 특성을 개선할 수 있는 연결구조체 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 기판 내의 및/또는 연결구조체 내의 반경화 또는 부분경화된 절연재를 이용하여 연결구조체를 접합하는 것이다.
예를 들면, 일례에 따른 연결구조체 내장기판은, 복수 층의 제1 절연층, 및 상기 복수 층의 제1 절연층 상에 또는 사이에 각각 배치된 복수 층의 제1배선층을 포함하는 인쇄회로기판; 및 상기 인쇄회로기판 내에 매립되며, 복수 층의 제2 절연층 및 상기 복수 층의 제2 절연층 상에 또는 사이에 각각 배치된 복수 층의 제2배선층을 포함하는 연결구조체; 를 포함하며, 상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층은 유기 절연재료를 포함하고, 상기 복수 층의 제1절연층 중 어느 하나의 상면과 접하는 것일 수 있다.
예를 들면, 다른 일례에 따른 연결구조체 내장기판은, 복수 층의 제1절연층과 복수 층의 제1배선층과 복수 층의 제1배선비아층을 포함하는 인쇄회로기판; 및 상기 인쇄회로기판 내에 매립되며, 복수 층의 제2절연층과 복수 층의 제2배선층과 복수 층의 제2배선비아층을 포함하는 연결구조체; 를 포함하며, 상기 복수 층의 제2배선층 중 최상측에 배치된 제2배선층은 상기 복수 층의 제2절연층 중 최상측에 배치된 제2절연층의 상측에 매립되어 상면이 노출되며, 상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층은 0.010 이하의 유전손실율(Df)을 갖는 유기 절연재료를 포함하는 것일 수 있다.
본 개시의 여러 효과 중 하나로서 별도의 캐비티 형성 없이, 그리고 연결구조체 접합을 위한 별도의 접착제 없이 연결구조체를 기판 내에 내장할 수 있다.
본 개시의 여러 효과 중 다른 하나로서 다이 투 다이간 고속신호 전송 시에 전기적 특성을 개선할 수 있는 연결구조체 내장기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 연결구조체 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4 및 도 5는 도 3의 연결구조체 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 6은 도 3의 연결구조체 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 7은 도 6의 연결구조체 내장기판의 개략적인 탑뷰 평면도다.
도 8은 연결구조체 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 9 및 도 10는 도 8의 연결구조체 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 11은 도 8의 연결구조체 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 12는 도 11의 연결구조체 내장기판의 개략적인 탑뷰 평면도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 연결구조체 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4 및 도 5는 도 3의 연결구조체 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 6은 도 3의 연결구조체 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 7은 도 6의 연결구조체 내장기판의 개략적인 탑뷰 평면도다.
도 8은 연결구조체 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 9 및 도 10는 도 8의 연결구조체 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 11은 도 8의 연결구조체 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 12는 도 11의 연결구조체 내장기판의 개략적인 탑뷰 평면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이러한 칩 외에도 기타 다른 형태의 칩 관련부품이 포함될 수도 있다. 또한, 이들 칩 관련부품이 서로 조합될 수도 있다. 칩 관련부품(1020)은 상술한 칩을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 조합되어 패키지 형태로 제공될 수도 있다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 조합되어 패키지 형태로 제공될 수도 있다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140) 등이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 표면에 복수의 전자부품이 실장된 연결구조체 내장기판(1121)일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 연결구조체 내장기판의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 연결구조체 내장기판(500A1)은, 복수 층의 제1절연층(111, 112, 115)을 포함하는 제1절연바디(110)와 제1절연바디(110) 상에 또는 내에 각각 배치된 복수 층의 제1배선층(121, 122, 123)과 제1절연바디(110) 내에 각각 배치된 복수 층의 제1배선비아층(131, 132)을 포함하는 인쇄회로기판(100), 및 제1절연바디(110) 내에 매립되며 복수 층의 제2절연층(211, 212, 215)을 포함하는 제2절연바디(210)와 제2절연바디(210) 상에 또는 내에 각각 배치된 복수 층의 제2배선층(221, 222, 223)과 제2절연바디(210) 내에 각각 배치된 복수 층의 제2배선비아층(231, 232)을 포함하는 연결구조체(200)를 포함한다. 제1절연바디(110) 각각의 제1절연층(111, 112, 115)과 제2절연바디(210) 각각의 제2절연층(211, 212, 215)은 절연 수지를 포함한다. 제2절연바디(210)의 하면은 제1절연바디(110)와 접한다.
이와 같이, 일례에 따른 연결구조체 내장기판(500A1)은 인쇄회로기판(100)에 별도의 캐비티 형성 없이 연결구조체(200)를 내장한 구조를 가진다. 또한, 연결구조체(200)의 제2절연바디(210)의 하면이 제1절연바디(110)와 접하는 등, 별도의 접착제 없이 연결구조체(200)가 인쇄회로기판(100)에 접합된다. 따라서, 상술한 종래의 EMIB가 내장된 인쇄회로기판에서의 문제점들을 개선할 수 있다.
한편, 연결구조체(200)의 제2절연바디(210)의 하면은 인쇄회로기판(100)의 제1절연바디(110)의 복수 층의 제1절연층(111, 112, 115) 중 어느 하나인 제1유기 절연층(115)의 상면과 접할 수 있다. 제1유기 절연층(115)은 연결구조체(200)가 배치되기 전에 반 경화 또는 부분 경화 상태로 배치될 수 있으며, 연결구조체(200)는 이러한 반 경화 또는 부분 경화 상태의 제1유기 절연층(115) 상에 접합될 수 있다. 연결구조체(200)가 접합된 후 경화 공정을 통하여 제1유기 절연층(115)이 경화되면, 연결구조체(200)가 고정될 수 있다. 이를 통하여, 별도의 접착제를 생략할 수 있다. 제1유기 절연층(115)의 반 경화 또는 부분 경화 상태에서 연결구조체(200)가 접합되면서 일부 리세스되어, 경화 후 제1유기 절연층(115)의 상면은 연결구조체(200)의 제2절연바디(210)의 하면과 접하는 영역에서 단차(step)를 가질 수 있다.
한편, 제1유기 절연층(115)은 반 경화 또는 부분 경화가 가능한 유기 절연재료를 포함할 수 있다. 예를 들면, 제1유기 절연층(115)은 ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1유기 절연층(115)의 유전손실율(Df)은 0.010 이하, 예를 들면, 0.005 이하일 수 있다. 이러한 조건의 ABF 및/또는 폴리이미드를 이용하는 경우, 연결구조체 내장기판(500A1) 상에 복수의 다이가 실장되는 경우에 있어서, 다이 투 다이간 고속신호 전송 시의 전기적 특성을 보다 개선할 수 있다. 필요에 따라서, 제1유기 절연층(115)의 유전율(Dk)은 3.5 이하, 예를 들면, 3.2 이하일 수 있다.
연결구조체(200)는, 제2 유기 절연층(215)이 연결구조체(200)의 최하측에 배치된 형태로 배치되어 있다. 이때, 연결구조체(200)가 배치되기 전에, 연결구조체(200)의 제2절연바디(210)의 복수 층의 제2절연층(211, 212, 215) 중 최하측에 배치된 층인 제2유기 절연층(215)은 반 경화 또는 부분 경화 상태일 수 있으며, 연결구조체(200)는 이러한 반 경화 또는 부분 경화 상태의 제2유기 절연층(215)을 통하여 인쇄회로기판(100)의 제1유기 절연층(115)에 접합될 수 있다. 연결구조체(200)가 접합된 후 경화 공정을 통하여 제2유기 절연층(215)이 경화되면, 연결구조체(200)가 고정될 수 있다. 이를 통하여, 별도의 접착제를 생략할 수 있다.
한편, 연결구조체(200)의 복수의 제2절연층(211, 212, 215) 중 최하측에 배치된 층인 제2유기 절연층(215)은 반 경화 또는 부분 경화가 가능한 유기 절연재료를 포함할 수 있다. 예를 들면, 제2유기 절연층(215)은 ABF 및 폴리이미드 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제2유기 절연층(215)의 유전손실율(Df)은 0.010 이하, 예를 들면, 0.005 이하일 수 있다. 이러한 조건의 ABF 및/또는 폴리이미드를 이용하는 경우, 연결구조체 내장기판(500B1) 상에 복수의 다이가 실장되는 경우에 있어서, 다이 투 다이간 고속신호 전송 시의 전기적 특성을 보다 개선할 수 있다. 필요에 따라서, 제2유기 절연층(215)의 유전율(Dk)은 3.5 이하, 예를 들면, 3.2 이하일 수 있다.
한편, 연결구조체(200)의 복수의 제2절연층(211, 212, 215) 중 최하측에 배치된 층인 제2유기 절연층(215)의 하면은 인쇄회로기판(100)의 복수 층의 제1절연층(111, 112, 115) 중 어느 하나의 층인 제1유기 절연층(115)의 상면과 접할 수 있다. 이때, 보다 우수한 접합을 위하여, 인쇄회로기판(100)의 제1유기 절연층(115)도 연결구조체(200)의 배치 전에 반 경화 또는 부분 경화 상태일 수 있으며, 이 경우 연결구조체(200)가 접합되면서 일부 리세스되어, 경화 후 제1유기 절연층(115)의 상면은 연결구조체(200)의 제2절연바디(210)의 하면과 접하는 영역에서 단차를 가질 수도 있다.
한편, 인쇄회로기판(100)의 복수 층의 제1배선층(121, 122, 123) 중 최상측에 배치된 제1배선층(123)은, 인쇄회로기판(100)의 제1절연바디(110)의 복수 층의 제1절연층(111, 112, 115) 중 최상측에 배치된 제1절연층(111)과 제1유기 절연층(115)을 일괄로 관통하는 제1배선비아(V1)를 통하여, 인쇄회로기판(100)의 복수 층의 제1배선층(121, 122, 123) 중 내부에 배치된 제1배선층(122)과 전기적으로 연결될 수 있다.
한편, 연결구조체(200)의 복수 층의 제2배선층(221, 222, 223) 중 최상측에 배치된 제2배선층(221)은 복수 층의 제2절연층(211, 212, 215) 중 최상측에 배치된 제2절연층(211)의 상측에 매립되어 상면이 노출될 수 있다. 연결구조체(200)의 최상측에 배치된 제2배선층(221)의 노출된 상면은 상술한 인쇄회로기판(100)의 복수의 제1절연층(111, 112, 115) 중 최상측에 배치된 제1절연층(112)으로 덮일 수 있다. 연결구조체(200)의 최상측에 배치된 제2배선층(221)의 노출된 상면은 인쇄회로기판(100)의 복수 층의 제1배선층(221, 222, 223) 중 최상측에 배치된 제1배선층(123)과 제2배선비아(V2)를 통하여 전기적으로 연결될 수 있다. 제2배선비아(V2)는 인쇄회로기판(100)의 복수 층의 제1절연층(111, 112, 115) 중 최상측에 배치된 제1절연층(112)만 관통할 수 있다.
한편, 인쇄회로기판(100)의 복수 층의 제1배선층(121, 122, 123) 중 내부에 배치된 제1배선층(122)은 금속층(M)을 포함할 수 있다. 금속층(M)은 인쇄회로기판(100)의 복수 층의 제1절연층(111, 112, 115) 중 최하측에 배치된 제1절연층(111)의 상면 상에 배치될 수 있다. 연결구조체(200)의 제2절연바디(210)의 하면은 금속층(M)의 상면과 이격될 수 있다. 금속층(M)은 연결구조체(200)의 제2절연바디(210)의 하측에 이격되어 배치될 수 있다. 연결구조체(200)의 제2절연바디(210)의 하면과 금속층(M)의 상면 사이는 제1유기 절연층(115)으로 채워질 수 있다. 금속층(M)은, 연결구조체(200)의 제2절연바디(210)에 비하여 큰 폭을 가질 수 있다.
이하에서는 첨부된 도면을 참조하여 일례에 따른 연결구조체 내장기판(500A1)의 구성요소에 대하여 이어서 설명한다.
인쇄회로기판(100)은 복수 층의 제1절연층(111, 112, 115)을 포함하는 제1절연바디(110)와 복수 층의 제1배선층(121, 122, 123)과 복수 층의 제1배선비아층(131, 132)을 포함한다. 복수 층의 제1배선층(121, 122, 123)은, 각각 도체 패턴을 포함할 수 있으며, 복수 층의 제1배선비아층(131, 132)은 상술한 복수 층의 제1배선층(121, 122, 123)의 도체 패턴을 상호 전기적으로 연결시킬 수 있다. 인쇄회로기판(100)은 코어리스(coreless) 기판 형태일 수 있다. 예를 들면, 인쇄회로기판(100)은 제1-1절연층(111), 제1-1절연층(111)의 하측에 매립된 제1-1배선층(121), 제1-1절연층(111)의 상면 상에 배치된 제1-2배선층(122), 제1-1절연층(111)을 관통하며 제1-1배선층(121)과 제1-2배선층(122)을 연결하는 제1-1배선비아층(131), 제1-1절연층(111)의 상면 상에 배치되며 제1-2배선층(122)을 덮는 제1유기 절연층(115), 제1유기 절연층(115)의 상면 상에 배치된 제1-2절연층(112), 제1-2절연층(112)의 상면 상에 배치된 제1-3배선층(123), 및 제1-2절연층(112)과 제1유기 절연층(115)을 일괄 관통하며 제1-2배선층(122)과 제1-3배선층(123)을 연결하는 제1배선비아(V1) 및 제1-2절연층(112)을 관통하며 제2-1배선층(221)과 제1-3배선층(123)을 연결하는 제2배선비아(V2)를 포함하는 제2배선비아층(132)을 포함할 수 있다.
복수 층의 제1절연층(111, 112, 115)의 재료로는 각각 절연물질이 사용될 수 있으며, 절연물질로는 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지, 그리고 이들 수지에 실리카 등의 무기필러 및/또는 유리섬유 등의 보강재가 포함된 것, 예를 들면, 프리프레그, ABF 등이 이용될 수 있다. 예를 들면, 제1-1절연층(111)과 제1-2절연층(112)은 프레프레그를 포함할 수 있으며, 제1유기 절연층(115)은 ABF나 폴리이미드를 포함할 수 있다. 한편, 제1유기 절연층(115)은 유전손실율(Df)이 작은 Low Df ABF나 Low Df 폴리이미드를 포함할 수도 있다. 또는, 제1유기 절연층(115)은 유전손실율(Df)과 유전율(Dk)이 모두 작은 Low Df/Dk ABF나 Low Df/Dk 폴리이미드를 포함할 수도 있다. 제1-1절연층(111)과 제1-2절연층(112)은 각각 제1유기 절연층(115)보다 모듈러스(modulus)가 클 수 있다. 제1-1절연층(111)과 제1-2절연층(112)은 각각 제1유기 절연층(115)보다 두께가 두꺼울 수 있다. 복수 층의 제1절연층(111, 112, 115)의 층 수는 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
복수 층의 제1배선층(121, 122, 123)의 재료로는 각각 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수 층의 제1배선층(121, 122, 123)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 이들 패턴은 각각 라인, 플레인, 또는 패드 형태를 가질 수 있다. 복수 층의 제1배선층(121, 122, 123)은 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 필요에 따라서, 프라이머 동박을 더 포함할 수도 있다. 복수 층의 제1배선층(121, 122, 123)의 층 수는 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
복수 층의 제1배선비아층(131, 132)의 재료로도 각각 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수 층의 제1배선비아층(131, 132)도 각각 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 복수 층의 제1배선비아층(131, 132)의 배선비아는 각각 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 복수 층의 제1배선비아층(131, 132)은 각각 테이퍼 형태를 가질 수 있다. 복수 층의 제1배선비아층(131, 132)은 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 복수 층의 제1배선비아층(131, 132)의 층 수는 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
연결구조체(200)는 복수 층의 제2절연층(211, 212, 215)을 포함하는 제2절연바디(210)와 복수 층의 제2배선층(221, 222, 223)과 복수 층의 제2배선비아층(231, 232)을 포함한다. 복수 층의 제1배선층(221, 222, 223)은 각각 도체 패턴을 포함할 수 있으며, 복수 층의 제2배선비아층(231, 232)은 상기 도체 패턴을 상호 전기적으로 연결시킬 수 있다. 연결구조체(200)는 코어리스 기판 형태일 수 있다. 예를 들면, 연결구조체(200)는 제2-1절연층(211), 제2-1절연층(211)의 상측에 매립된 제2-1배선층(221), 제2-1절연층(211)의 상면 상에 배치된 제2-2배선층(222), 제2-1절연층(211)을 관통하며 제2-1배선층(221)과 제2-2배선층(222)을 연결하는 제2-1배선비아층(231), 제2-1절연층(211)의 상면 상에 배치되며 제2-2배선층(222)을 덮는 제2-2절연층(212), 제2-2절연층(212)의 상면 상에 배치된 제2-3배선층(223), 제2-2절연층(212)을 관통하며 제2-2배선층(222)과 제2-3배선층(223)을 연결하는 제2배선비아층(232), 및 제2-2절연층(212)의 상면 상에 배치되며 제2-3배선층(223)을 덮는 제2유기 절연층(215)을 포함할 수 있다.
상기 연결구조체(200)는, 후술하는 바와 같이 캐리어(710) 상에 배치된 상태로, 상하반전되어 인쇄회로기판(100)의 전구체의 제1유기 절연층(115)에 접합될 수 있으며, 따라서, 최종 구조에서의 연결구조체(200)는 상술한 연결구조체(200)의 접합 전 상태에 비하여 상하가 반전된 구조일 수 있다.
예를 들면, 인쇄회로기판(100)의 제1유기 절연층(115) 상에 배치된 연결구조체(200)는, 제2유기 절연층(215), 제2유기 절연층(215)의 상측에 매립된 제2-3배선층(223), 제2유기 절연층(215)의 상면 상에 배치된 제2-2 절연층(212), 제2-2 절연층(212)의 상측에 매립된 제2-2 배선층(222), 제2-2절연층(212)을 관통하며 제2-2배선층(222)과 제2-3배선층(223)을 연결하는 제2배선비아층(232), 제2-2 절연층(212)의 상면 상에 배치되는 제2-1 절연층(211), 제2-1 절연층(211)의 상측에 매립되어 상면이 노출된 제2-1 배선층(221), 제2-1절연층(211)을 관통하며 제2-1배선층(221)과 제2-2배선층(222)을 연결하는 제2-1배선비아층(231)을 포함할 수 있다.
복수 층의 제2절연층(211, 212, 215)의 재료로는 각각 절연물질이 사용될 수 있다. 예를 들면, 제2-1절연층(211)과 제2-2절연층(2-2)의 절연물질로는 감광성 절연물질인 PID(Photo Imageable Dielectric)을 이용할 수 있으며, 제2유기 절연층(215)의 절연물질로는 ABF, 폴리이미드 등을 이용할 수 있다. 한편, 제2유기 절연층(215)은 유전손실율(Df)이 작은 Low Df ABF나 Low Df 폴리이미드 등을 포함할 수도 있다. 또는, 제2유기 절연층(215)은 유전손실율(Df)과 유전율(Dk)이 모두 작은 Low Df/Dk ABF나 Low Df/Dk 폴리이미드를 포함할 수도 있다. 복수 층의 제2절연층(211, 212, 215)의 층 수는 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
복수 층의 제2배선층(221, 222, 223)의 재료로는 각각 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수 층의 제2배선층(221, 222, 223)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 이들 패턴은 각각 라인, 플레인, 또는 패드 형태를 가질 수 있다. 복수 층의 제2배선층(221, 222, 223)은 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 필요에 따라서, 프라이머 동박을 더 포함할 수도 있다. 복수 층의 제2배선층(221, 222, 223)의 층 수는 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
복수 층의 제2배선비아층(231, 232)의 재료로도 각각 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수 층의 제2배선비아층(231, 232)도 각각 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 복수 층의 제2배선비아층(231, 232)의 배선비아는 각각 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 복수 층의 제2배선비아층(231, 232)은 각각 테이퍼 형태를 가질 수 있다. 복수 층의 제2배선비아층(231, 232)은 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 복수 층의 제2배선비아층(231, 232)의 층 수는 도면에 도시한 것 보다 많을 수도 있고, 더 적을 수도 있다.
연결구조체(200)의 복수 층의 제2배선층(221, 222, 223)은 인쇄회로기판(100)의 복수 층의 제1배선층(121, 122, 123)보다 상대적으로 고밀도 회로를 포함할 수 있다. 여기서 고밀도라 함은, 상대적으로 파인 피치(Fine pitch)를 갖는다는 의미 및/또는 상대적으로 작은 간격을 갖는다는 의미일 수 있다.
고밀도 회로의 예를 들면, 연결구조체(200)의 복수 층의 제2배선층(221, 222, 223)은 인쇄회로기판(100)의 복수 층의 제1배선층(121, 122, 123)보다 상대적으로 파인 피치(Fine pitch)를 가질 수 있다.
여기서 피치(pitch)란, 같은 층에 배치된 각각의 배선층에서, 어느 일 도체 패턴의 중심에서 그와 인접한 다른 타 도체 패턴의 중심까지의 거리를 의미할 수 있다. 또한, 본 개시에서 복수 층의 제1배선층(121, 122, 123) 및 복수 층의 제2배선층(221, 222, 223)의 피치(pitch)는, 배선층 각각의 피치를 의미하는 것이 아닌, 평균(average)값의 피치를 의미할 수 있다. 즉, 연결구조체(200)의 복수 층의 제2배선층(221, 222, 223)은 인쇄회로기판(100)의 복수 층의 제1배선층(121, 122, 123)보다 상대적으로 파인 피치(Fine pitch)를 가진다는 의미는, 복수 층의 제2배선층(221, 222, 223) 내의 각각의 피치의 평균 값이 복수 층의 제1배선층(121, 122, 123) 내 각각의 피치의 평균 값보다 작을 수 있다는 것을 의미한다.
예를 들면, 인쇄회로기판(100)의 복수 층의 제1배선층(221, 222, 223) 중 적어도 하나의 층의 평균 피치를 제1피치라 하고, 연결구조체(200)의 복수 층의 제2배선층(221, 222, 223) 중 적어도 하나의 층의 평균 피치를 제2피치라 할 때, 제1피치가 제2피치보다 클 수 있다.
또 다른 고밀도회로의 예를 들면, 인쇄회로기판(100)의 복수 층의 제1배선층(221, 222, 223) 사이의 평균 간격을 제1간격이라 하고, 연결구조체(200)의 복수 층의 제2배선층(221, 222, 223) 사이의 평균 간격을 제2간격이라 할 때, 제1간격이 제2간격보다 클 수 있다. 여기서 간격이라 함은, 복수 층의 제1배선층(221, 222, 223) 및 복수 층의 제2배선층(221, 222, 223) 에서 각각의 배선층 사이의 층간 간격을 의미할 수 있다.
다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 4 및 도 5는 도 3의 연결구조체 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 4를 참조하면, 먼저, 적어도 일면에 시드층(711)이 형성된 캐리어(710)를 준비한다. 다음으로, 캐리어(710)의 시드층(711) 상에 복수 층의 제2절연층(211, 212, 215)과 복수 층의 제2배선층(221, 222, 223)과 복수 층의 제2배선비아층(231, 232, 233)을 형성한다. 복수 층의 제2절연층(211, 212, 215) 절연 재료의 도포 및 경화나 절연 필름의 적층 및 경화 등으로 형성할 수 있다. 복수 층의 제2배선층(221, 222, 223)은 도금 공정을 통하여 형성할 수 있다. 복수 층의 제2배선비아층(231, 232, 233)은 포토리소그래피 공정 등을 통한 비아홀 가공 후 도금 공정을 통하여 형성할 수 있다. 이를 통하여 적층체가 형성된다.
도 5를 참조하면, 다음으로, 캐리어(710)가 부착된 상태로 적층체를 소잉하고, 유닛 단위의 적층체, 즉 연결구조체(200)를 반 경화 또는 부분 경화 상태의 제2유기 절연층(215)을 이용하여 인쇄회로기판(100)의 전구체의 제1유기 절연층(115)에 접합한다. 다음으로, 캐리어(710)를 분리하고, 시드층(711)을 에칭으로 제거한다. 그 후, 제1-2절연층(112)으로 연결구조체(200)를 내장한 후, 나머지 필요한 공정을 거치고, 경화 공정을 거쳐 연결구조체(200)를 고정시키면, 상술한 일례에 따른 연결구조체 내장기판(500A1)을 제조할 수 있다.
다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 6은 도 3의 연결구조체 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 7은 도 6의 연결구조체 내장기판의 개략적인 탑뷰 평면도다.
도면을 참조하면, 변형 예에 따른 연결구조체 내장기판(500A2)은, 상술한 일례에 따른 연결구조체 내장기판(500A1)에 있어서, 복수의 전자부품(310, 320)이 범프(310B, 320B)와 전기연결금속(400) 등을 통하여 인쇄회로기판(100) 상에 표면실장 배치된다. 복수의 전자부품(310, 320) 각각의 적어도 일부는 연결구조체(200)를 통하여 서로 전기적으로 연결된다. 복수의 전자부품(310, 320)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 IC(Integrated Circuit) 다이(die)일 수 있다. 필요에 따라서는, 복수의 전자부품(310, 320)은 IC 다이 외에도 칩 형태의 인덕터나 칩 형태의 커패시터 등일 더 포함할 수 있다. 범프(310B, 320B)는 구리(Cu) 등의 금속 물질을 포함할 수 있다. 전기연결금속(400)은 주석(Sn)이나 주석(Sn)을 포함하는 합금, 예컨대 솔더(solder) 등을 포함할 수 있다.
다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 8은 연결구조체 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 연결구조체 내장기판(500B1)은, 상술한 일례에 따른 연결구조체 내장기판(500A1)에 있어서, 인쇄회로기판(100)의 제1유기 절연층(115)이 생략되며, 연결구조체(200) 반 경화 또는 부분 경화 상태의 제2유기 절연층(215)을 통하여 인쇄회로기판(100)의 금속층(M)에 접합된다. 연결구조체(200)가 접합된 후 경화 공정을 통하여 제2유기 절연층(215)이 경화되면, 연결구조체(200)가 고정될 수 있다. 예를 들면, 연결구조체(200)의 복수 층의 제2절연층(211, 212, 215) 중 최하측에 배치된 층인 제2유기 절연층(215)의 하면은 인쇄회로기판(100)의 복수 층의 제1배선층(121, 122, 123) 중 내부에 배치된 제1배선층(122)의 금속층(M)의 상면과 접할 수 있고, 이 때 금속층(M)은, 연결구조체(200)의 제2절연바디(210)에 비하여 큰 폭을 가질 수 있다. 이를 통하여, 별도의 접착제를 생략할 수 있다.
다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 9 및 도 10는 도 8의 연결구조체 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 9를 참조하면, 먼저, 적어도 일면에 시드층(711)이 형성된 캐리어(710)를 준비한다. 다음으로, 캐리어(710)의 시드층(711) 상에 복수 층의 제2절연층(211, 212, 215)과 복수 층의 제2배선층(221, 222, 223)과 복수 층의 제2배선비아층(231, 232, 233)을 형성한다. 복수 층의 제2절연층(211, 212, 215) 절연 재료의 도포 및 경화나 절연 필름의 적층 및 경화 등으로 형성할 수 있다. 복수 층의 제2배선층(221, 222, 223)은 도금 공정을 통하여 형성할 수 있다. 복수 층의 제2배선비아층(231, 232, 233)은 포토리소그래피 공정 등을 통한 비아홀 가공 후 도금 공정을 통하여 형성할 수 있다. 이를 통하여 적층체가 형성된다.
도 10을 참조하면, 다음으로, 캐리어(710)가 부착된 상태로 적층체를 소잉하고, 유닛 단위의 적층체, 즉 연결구조체(200)를 반 경화 또는 부분 경화 상태의 제2유기 절연층(215)을 이용하여 인쇄회로기판(100)의 전구체의 금속층(M)에 접합한다. 다음으로, 캐리어(710)를 분리하고, 시드층(711)을 에칭으로 제거한다. 그 후, 제1-2절연층(112)으로 연결구조체(200)를 내장한 후, 나머지 필요한 공정을 거치고, 경화 공정을 거쳐 연결구조체(200)를 고정시키면, 상술한 다른 일례에 따른 연결구조체 내장기판(500B1)을 제조할 수 있다.
도 11은 도 8의 연결구조체 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 12는 도 11의 연결구조체 내장기판의 개략적인 탑뷰 평면도다.
도면을 참조하면, 변형 예에 따른 연결구조체 내장기판(500B2)은, 상술한 다른 일례에 따른 연결구조체 내장기판(500B1)에 있어서, 복수의 전자부품(310, 320)이 범프(310B, 320B)와 전기연결금속(400) 등을 통하여 인쇄회로기판(100) 상에 표면실장 배치된다. 복수의 전자부품(310, 320) 각각의 적어도 일부는 연결구조체(200)를 통하여 서로 전기적으로 연결된다. 복수의 전자부품(310, 320)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 IC 다이일 수 있다. 필요에 따라서는, 복수의 전자부품(310, 320)은 IC 다이 외에도 칩 형태의 인덕터나 칩 형태의 커패시터 등일 더 포함할 수 있다. 범프(310B, 320B)는 구리(Cu) 등의 금속 물질을 포함할 수 있다. 전기연결금속(400)은 주석(Sn)이나 주석(Sn)을 포함하는 합금, 예컨대 솔더 등을 포함할 수 있다.
다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
500A1, 500A2, 500B1, 500B2: 연결구조체 내장기판
100: 인쇄회로기판
110: 제1절연바디
111, 112, 115: 제1절연층
200: 연결구조체
210: 제2절연바디
211, 212, 215: 제2절연층
100: 인쇄회로기판
110: 제1절연바디
111, 112, 115: 제1절연층
200: 연결구조체
210: 제2절연바디
211, 212, 215: 제2절연층
Claims (16)
- 복수 층의 제1 절연층, 및 상기 복수 층의 제1 절연층 상에 또는 사이에 각각 배치된 복수 층의 제1배선층을 포함하는 인쇄회로기판; 및
상기 인쇄회로기판 내에 매립되며, 복수 층의 제2 절연층 및 상기 복수 층의 제2 절연층 상에 또는 사이에 각각 배치된 복수 층의 제2배선층을 포함하는 연결구조체; 를 포함하며,
상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층은 유기 절연재료를 포함하고, 상기 복수 층의 제1절연층 중 어느 하나의 상면과 접하는,
연결구조체 내장기판.
- 제 1 항에 있어서,
상기 복수 층의 제2배선층은 상기 복수 층의 제1배선층보다 상대적으로 고밀도 회로를 포함하는,
연결구조체 내장기판.
- 제 2 항에 있어서,
상기 복수 층의 제1배선층 중 적어도 하나의 피치를 제1피치라 하고, 상기 복수 층의 제2배선층 중 적어도 하나의 피치를 제2피치라 할 때,
상기 제1피치가 상기 제2피치보다 큰,
연결구조체 내장기판.
- 제 2 항에 있어서,
상기 복수 층의 제1배선층 사이의 평균 간격을 제1간격이라 하고, 상기 복수 층의 제2배선층 사이의 평균 간격을 제2간격이라 할 때,
상기 제1간격이 상기 제2간격보다 큰,
연결구조체 내장기판.
- 제 1 항에 있어서,
상기 복수 층의 제1절연층 중 어느 하나의 상면은 상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층과 접하는 영역에서 단차를 갖는,
연결구조체 내장기판.
- 제 1 항에 있어서,
상기 복수 층의 제1절연층 중 어느 하나는 ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함하는,
연결구조체 내장기판.
- 제 6 항에 있어서,
상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층은 ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함하는,
연결구조체 내장기판.
- 제 7 항에 있어서,
상기 복수 층의 제2배선층 중 최상측에 배치된 제2배선층은 상기 복수 층의 제2절연층 중 최상측에 배치된 제2절연층의 상측에 매립되어 상면이 노출되며,
상기 노출된 상면은 상기 복수 층의 제1배선층 중 어느 하나의 적어도 일부와 배선비아를 통하여 연결된,
연결구조체 내장기판.
- 제 1 항에 있어서,
상기 인쇄회로기판은 복수 층의 제1배선비아를 더 포함하고,
상기 연결구조체는 복수 층의 제2배선비아를 더 포함하며,
상기 제1 및 제2 배선비아는 서로 반대방향으로 테이퍼진 형상을 갖는,
연결 구조체 내장기판.
- 제 1 항에 있어서,
상기 복수 층의 제1배선층 중 어느 하나는 금속층을 포함하며,
상기 금속층은 상기 연결구조체의 하측에 이격되어 배치된,
연결구조체 내장기판.
- 제 10 항에 있어서,
상기 금속층의 폭은, 상기 연결구조체의 폭보다 큰,
연결구조체 내장기판.
- 제 1 항에 있어서,
상기 인쇄회로기판 상에 배치된 복수의 전자부품; 을 더 포함하며,
상기 복수의 전자부품 각각의 적어도 일부는 상기 연결구조체를 통하여 서로 전기적으로 연결된,
연결구조체 내장기판.
- 복수 층의 제1절연층과 복수 층의 제1배선층과 복수 층의 제1배선비아층을 포함하는 인쇄회로기판; 및
상기 인쇄회로기판 내에 매립되며, 복수 층의 제2절연층과 복수 층의 제2배선층과 복수 층의 제2배선비아층을 포함하는 연결구조체; 를 포함하며,
상기 복수 층의 제2배선층 중 최상측에 배치된 제2배선층은 상기 복수 층의 제2절연층 중 최상측에 배치된 제2절연층의 상측에 매립되어 상면이 노출되며,
상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층은 0.010 이하의 유전손실율(Df)을 갖는 유기 절연재료를 포함하는,
연결구조체 내장기판.
- 제 13 항에 있어서,
상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층은 상기 유전손실율(Df)의 조건을 만족하는 ABF(Ajinomoto Build-up Film) 및 폴리이미드(Polyimide) 중 적어도 하나를 포함하는,
연결구조체 내장기판.
- 제 13 항에 있어서,
상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층의 하면은 상기 복수 층의 제1절연층 중 어느 하나의 상면과 접하는,
연결구조체 내장기판.
- 제 13 항에 있어서,
상기 복수 층의 제1배선층 중 어느 하나는 금속층을 포함하며,
상기 복수 층의 제2절연층 중 최하측에 배치된 제2절연층의 하면은 상기 금속층의 상면과 접하는,
연결구조체 내장기판.
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WO2023229349A1 (ko) * | 2022-05-23 | 2023-11-30 | 엘지이노텍 주식회사 | 반도체 패키지 |
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US9136236B2 (en) * | 2012-09-28 | 2015-09-15 | Intel Corporation | Localized high density substrate routing |
JP2014090080A (ja) * | 2012-10-30 | 2014-05-15 | Ibiden Co Ltd | プリント配線板、プリント配線板の製造方法及び電子部品 |
US9642259B2 (en) * | 2013-10-30 | 2017-05-02 | Qualcomm Incorporated | Embedded bridge structure in a substrate |
JP2016035987A (ja) * | 2014-08-04 | 2016-03-17 | イビデン株式会社 | 電子部品内蔵配線板及びその製造方法 |
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JP6473595B2 (ja) * | 2014-10-10 | 2019-02-20 | イビデン株式会社 | 多層配線板及びその製造方法 |
US20160141234A1 (en) * | 2014-11-17 | 2016-05-19 | Qualcomm Incorporated | Integrated device package comprising silicon bridge in photo imageable layer |
US20160172292A1 (en) * | 2014-12-16 | 2016-06-16 | Mediatek Inc. | Semiconductor package assembly |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11737211B2 (en) | 2021-03-30 | 2023-08-22 | Samsung Electro-Mechanics Co., Ltd. | Connection structure embedded substrate and substrate structure including the same |
WO2023229349A1 (ko) * | 2022-05-23 | 2023-11-30 | 엘지이노텍 주식회사 | 반도체 패키지 |
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