JP2016035987A - 電子部品内蔵配線板及びその製造方法 - Google Patents

Abstract

【課題】導体パッドの接続信頼性の低下を抑えつつ、電子部品の小型化に対応可能な電子部品内蔵配線板及びその製造方法の提供を目的とする。【解決手段】本発明の電子部品内蔵配線板１００は、電子部品としてのインターポーザ８０をキャビティ３０内に収容するキャビティ付き基板１０と、キャビティ付き基板１０上に形成されるＦ面外側ビルドアップ導体層２２Ｆと、Ｆ面外側ビルドアップ導体層２２Ｆ上のソルダーレジスト層２９Ｆに形成されて、Ｆ面外側ビルドアップ導体層２２Ｆの一部を導体パッド２３として露出させる複数の開口２７と、を備え、導体パッド２３には、厚さ方向から見たときに電子部品の外側に配置される第１導体パッド２３Ａと、電子部品に重ねられて電子部品と接続する第２導体パッド２３Ｂとが形成され、第２導体パッド２３Ｂを露出させる第２開口２７Ｂの開口径が、第１導体パッド２３Ａを露出させる第１開口２７Ａの開口径より小さい。【選択図】図２

Description

本発明は、導体層の一部を導体パッドとして露出させる複数の開口がソルダーレジスト層に形成されている電子部品内蔵配線板及びその製造方法に関する。

従来、この種の電子部品内蔵配線板として、開口パターンが描画されたフォトマスクをソルダーレジスト層に重ねた状態で紫外線を露光する、所謂、リソグラフィ処理によって、ソルダーレジスト層に、開口径がほぼ同径の開口が複数形成されているものが知られている（例えば、特許文献１参照）。

国際公開第２００７／１２９５４５号（［００３９］）

しかしながら、上述した従来の電子部品内蔵配線板では、内蔵する電子部品の小型化に合わせて導体パッドを小径にすると、電子部品に接続されない別の導体パッドについては接続信頼性が低下するという問題が考えられる。

本発明は、上記事情に鑑みてなされたもので、導体パッドの接続信頼性の低下を押さえつつ、電子部品の小型化に対応することが可能な電子部品内蔵配線板及びその製造方法の提供を目的とする。

上記目的を達成するためになされた請求項１に係る発明は、電子部品をキャビティ内に収容するキャビティ付き基板と、キャビティ付き基板上に形成される導体層と、導体層上に形成されるソルダーレジスト層と、ソルダーレジスト層に形成されて導体層の一部を導体パッドとして露出させる複数の開口と、を備える電子部品内蔵配線基板であって、導体パッドには、厚さ方向から見たときに電子部品の外側に配置される第１導体パッドと、厚さ方向から見たときに電子部品に重ねられて電子部品と接続する第２導体パッドとが形成されると共に、複数の開口には、第１導体パッドを露出させる第１開口と、第２導体パッドを露出させる第２開口とが形成され、第２開口の開口径が第１開口の開口径より小さい。

本発明の一実施形態に係る電子部品内蔵配線板の断面図 電子部品内蔵配線板における電子部品周辺の断面図 （Ａ）第１導体パッド周辺及び第２導体パッド周辺の断面図、（Ｂ）第３導体パッド周辺の断面図 キャビティ付き基板の断面図 キャビティ付き基板のキャビティ周辺の断面図 キャビティ付き基板の製造工程を示す断面図 キャビティ付き基板の製造工程を示す断面図 キャビティ付き基板の製造工程を示す断面図 キャビティ付き基板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図

以下、本発明の一実施形態を図１〜図１６に基づいて説明する。図１に示すように、本実施形態に係る電子部品内蔵配線板１００は、電子部品としてのインターポーザ８０をキャビティ３０内に収容するキャビティ付き基板１０（図４参照）の表裏の両面に、外側ビルドアップ絶縁層２１と外側ビルドアップ導体層２２が積層されると共に、外側ビルドアップ導体層２２がソルダーレジスト層２９で覆われる構造になっている。ソルダーレジスト層２９は、電子部品内蔵配線板１００の表側面であるＦ面１００Ｆと、裏側面であるＢ面１００Ｂとを構成する。ソルダーレジスト層２９の厚さは、約７〜２５μｍになっている。外側ビルドアップ絶縁層２１の厚さは、約１５μｍになっている。外側ビルドアップ導体層２２の厚さは、約１５μｍになっている。なお、ソルダーレジスト層２９の厚みは、ビルドアップ導体層２２の上表面からソルダーレジスト層２９の上表面までの距離で定義される。また、外側ビルドアップ絶縁層２１及び後述するビルドアップ層１５の厚みは、上下導体層間の距離で定義される。

図４に示すように、キャビティ付き基板１０は、コア基板１１の表側面であるＦ面１１Ｆと裏側面であるＢ面１１Ｂとにビルドアップ絶縁層１５とビルドアップ導体層１６とが交互に積層されている多層構造になっている。

コア基板１１の厚さは、約７００μｍになっていて、コア基板１１の表裏の両面には、コア導体層１２が形成されている。コア導体層１２の厚さは、約３５μｍになっている。ビルドアップ絶縁層１５は、絶縁性材料で構成され、その厚さは、約１０〜３０μｍになっている。ビルドアップ導体層１６は、金属（例えば、銅）で構成され、その厚さは、約１５μｍになっている。

表側のコア導体層１２と裏側のコア導体層１２とは、コア基板１１を貫通するスルーホール導体１３によって接続されている。スルーホール導体１３は、コア基板１１を貫通するスルーホール１３Ａの壁面に、例えば、銅のめっきが形成されることにより形成されている。

コア基板１１に最も近い最内のビルドアップ導体層１６とコア導体層１２とは、最内のビルドアップ絶縁層１５を貫通するビア導体１７によって接続されている。また、積層方向で隣り合うビルドアップ導体層１６，１６同士は、それらビルドアップ導体層１６，１６の間に位置するビルドアップ絶縁層１５を貫通するビア導体１８によって接続されている。

コア基板１１のＦ面１１Ｆ側に積層されるビルドアップ導体層１６のうち外側から２番目に位置する第２ビルドアップ導体層１６Ｂには、導体回路層３１Ｂと、プレーン層３１Ａとが形成されている。プレーン層３１Ａは、ベタ状をなしてグランド接続されるグランド層になっている。なお、プレーン層３１Ａは、キャビティ付き板１０の中央寄り部分に配置され、導体回路層３１Ｂは、プレーン層３１Ａを両側から挟むように配置されている。

コア基板１１のＦ面１１Ｆ側に積層されるビルドアップ導体層１６のうち最も外側に配置される第１ビルドアップ導体層１６Ａには、ビア導体１８を介して導体回路層３１Ｂに接続される外側導体回路層３５が形成されている。また、第１ビルドアップ導体層１６Ａ上には、保護層３４が積層されている。保護層３４は、ビルドアップ絶縁層１５と同じ材質で構成されている。保護層３４の厚さは、約７〜１５μｍになっていて、ビルドアップ絶縁層１５よりも薄くなっている。なお、保護層３４は、キャビティ付き基板１０の表側面であるＦ面１０Ｆと、キャビティ付き基板１０の裏側面であるＢ面１０Ｂとを構成する。但し、キャビティ付き基板１０の裏側面に保護層３４が形成されなくてもよい。

キャビティ付き基板１０には、Ｆ面１０Ｆに開口３０Ａを有するキャビティ３０が形成されている。キャビティ３０は、最も外側に位置する第１ビルドアップ絶縁層１５Ａと保護層３４とを貫通し、プレーン層３１Ａを底面として露出させる。

図５に示すように、キャビティ３０の開口３０Ａの面積は、プレーン層３１Ａの面積よりも小さくなっていて、プレーン層３１Ａの外周部は、キャビティ３０の外側にはみ出している。言い換えれば、プレーン層３１Ａは、キャビティ３０の底面全体を構成している。また、プレーン層３１Ａのうちキャビティ３０の底面として露出する部分の外周部には、凹部３２が形成されている。凹部３２の深さは、約０．５〜３μｍになっている。プレーン層３１Ａのうちキャビティ３０の底面として露出する部分の表面には、粗化層３６が形成されている。

図１に示すように、電子部品内蔵配線板１００のＦ面１００Ｆには、半導体素子９０，９１が搭載される素子搭載領域Ｒ１，Ｒ２が形成され、キャビティ３０は、それら素子搭載領域Ｒ１，Ｒ２の境界部分の内側に配置されている。そして、キャビティ３０には、素子搭載領域Ｒ１，Ｒ２に搭載される半導体素子９０，９１を電気的に接続するインターポーザ８０が収容されている。

具体的には、図２に示すように、キャビティ３０の底面として露出するプレーン層３１Ａ上には、接着層３３が形成され、その接着層３３上にインターポーザ８０がマウントされている。ここで、プレーン層３１Ａの凹部３２によって、接着層３３にアンカー効果が作用し、接着層３３のプレーン層３１Ａからの剥離が抑制される。しかも、キャビティ３０の底面として露出するプレーン層３１Ａの表面に形成されている粗化層３６により、接着層３３のプレーン層３１Ａからの剥離がより抑制される。

図２に示すように、電子部品内蔵配線板１００のＦ面１００Ｆを構成するＦ面ソルダーレジスト層２９Ｆには、外側ビルドアップ導体層２２のうちＦ面１００Ｆ側に位置するＦ面外側ビルドアップ導体層２２Ｆの一部を導体パッド２３として露出させる開口２７が複数形成されている。具体的には、導体パッド２３には、厚さ方向から見たときにキャビティ３０の外側に配置される第１導体パッド２３Ａと、インターポーザ８０と重なる第２導体パッド２３Ｂとが形成され、複数の開口２７には、第１導体パッド２３Ａを露出させる第１開口２７Ａと、第２導体パッド２３Ｂを露出させる第２開口２７Ｂとが複数形成されている。

第１開口２７Ａは、Ｆ面ソルダーレジスト層２９Ｆにリソグラフィ処理が施されることにより形成され、第２開口２７Ｂは、Ｆ面ソルダーレジスト層２９Ｆにレーザ加工が施されることにより形成される。そして、第２開口２７Ｂの開口径は、第１開口２７Ａの開口径よりも小さくなっている。具体的には、第１開口２７Ａの開口径は約４０〜８０μｍとなっていて、第２開口２７Ｂの開口径は約２０〜３０μｍとなっている。また、隣接する第１開口２７Ａ，２７Ａ同士の間隔（ピッチ）は、約７０〜１６０μｍになっていて、隣接する第２開口２７Ｂ，２７Ｂ同士の間隔（ピッチ）は、約３５〜８０μｍになっている。

導体パッド２３は、ビア導体２５を介して第１ビルドアップ導体層１６Ａの外側導体回路層３５又はインターポーザ８０に接続されている。具体的には、第１導体パッド２３Ａが、第１ビア導体２５Ａを介して外側導体回路層３５に接続され、第２導体パッド２３Ｂが、第２ビア導体２５Ｂを介してインターポーザ８０に接続されている。

第１ビア導体２５Ａは、外側ビルドアップ絶縁層２１と接着層３４とを貫通する第１ビア形成孔４５Ａにめっきを充填してなり、第２ビア導体２５Ｂは、外側ビルドアップ絶縁層２１を貫通する第２ビア形成孔４５Ｂにめっきを充填してなる。第１ビア形成孔４５Ａは、厚さ方向から見たときにキャビティ３０の外側に配置されている。第２ビア形成孔４５Ｂは、インターポーザ８０上に配置されて、インターポーザ８０の上面に形成されている電極端子（図示せず）を露出させる。第２ビア形成孔４５Ｂの孔径は、第１ビア形成孔４５Ａの孔径より小さくなっている。具体的には、第１ビア形成孔４５Ａの孔径は５０〜８０μｍとなっていて、第２ビア形成孔４５Ｂの孔径は２０〜４０μｍとなっている。また、第１形成孔４５Ａ，４５Ａ同士の間隔（ピッチ）は、７０〜１６０μｍになっていて、第２形成孔４５Ｂ，４５Ｂ同士の間隔（ピッチ）は、３５〜８０μｍになっている。なお、第１ビア形成孔４５Ａ及び第２ビア形成孔４５Ｂは共に、底部へ近づくにつれて縮径されるテーパ状に形成されている。

図３（Ａ）に示すように、第１導体パッド２３Ａ及び第２導体パッド２３Ｂの上には、Ｆ面めっき層４１が形成されている。第１導体パッド２３Ａ上のＦ面めっき層４１は、第１開口２７Ａ内を充填してＦ面ソルダーレジスト層２９Ｆの外側にバンプ状に突出する。また、第２導体パッド２３Ｂ上のＦ面めっき層４１も同様に、第２開口２７Ｂ内を充填してＦ面ソルダーレジスト層２９Ｆの外側に突出する。複数のＦ面めっき層４１の間では、Ｆ面ソルダーレジスト層２９Ｆの外面からの突出量が略同じになっている。Ｆ面めっき層４１は、無電解Ｎｉ／Ｐｄ／Ａｕ金属層で構成されている。無電解Ｎｉ／Ｐｄ／Ａｕ金属層におけるＮｉ層４１Ｌの厚さは、１５〜３０μｍ、Ｐｄ層４１Ｍの厚さは、０．０１〜０．１μｍ、Ａｕ層４１Ｎの厚さは、０．０３〜０．１μｍになっている。

図１に示すように、電子部品内蔵配線板１００のＢ面１００Ｂ側のＢ面ソルダーレジスト層２９Ｂには、Ｂ面１００Ｂ側のＢ面外側ビルドアップ導体層２２Ｂの一部を第３導体パッド２４として露出させる第３開口２８が複数形成されている。第３開口２８の開口径は２００〜８００μｍとなっていて、第３開口２８，２８同士の間隔（ピッチ）は０．２５〜１．５ｍｍになっている。

第３導体パッド２４は、第３ビア導体２６を介して、キャビティ付き基板１０におけるＢ面１０Ｂ側の第１ビルドアップ導体層１６Ａに接続されている。第３ビア導体２６は、外側ビルドアップ絶縁層２１と保護層３４を貫通する第３ビア形成孔４６にめっきを充填してなる。第３ビア形成孔４６は、第１ビア形成孔４５Ａと同様のテーパ状に形成されている。なお、本実施形態では、Ｆ面１００Ｆ側の第１導体パッド２３Ａ及び第２導体パッド２３Ｂと、Ｂ面１００Ｂ側の第３導体パッド２４とで本発明の「導体パッド」が構成され、Ｆ面１００Ｆ側の第１開口２７Ａ及び第２開口２７Ｂと、Ｂ面１００Ｂ側の第３開口２８とで本発明の「複数の開口」が構成されている。

図３（Ｂ）に示すように、第３導体パッド２４の上には、Ｂ面めっき層４２が形成されている。Ｂ面めっき層４２は、第３開口２８の底部に配置されて、Ｂ面ソルダーレジスト層２９Ｂの外面に対して凹んでいる。第２めっき層４１は、第１めっき層４２と同様に、無電解Ｎｉ／Ｐｄ／Ａｕ金属層で構成されていて、各金属層（Ｎｉ層、Ｐｄ層、Ａｕ層）の厚さも第１めっき層４２と同様になっている。

電子部品内蔵配線板１００の構造に関する説明は以上である。次に、電子部品内蔵配線板１００の製造方法について説明する。ここで、電子部品内蔵配線板１００はキャビティ付き基板１０を用いて製造されるので、以下では、まず、キャビティ付き基板１０の製造方法について説明する。

キャビティ付き基板１０は、以下のようにして製造される。
（１）図６（Ａ）に示すように、コア基板１１に、例えば、ドリル加工等によってスルーホール１３Ａが形成される。なお、コア基板１１は、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表側面であるＦ面１１Ｆと裏側面であるＢ面１１Ｂとに、図示しない銅箔がラミネートされている。

（２）無電解めっき処理、めっきレジスト処理、電解めっき処理により、コア基板１１のＦ面１１ＦとＢ面１１Ｂとに、コア導体層１２が形成されると共に、スルーホール１３Ａの内面にスルーホール導体１３が形成される（図６（Ｂ）参照）。なお、コア基板１１の製造方法は、特開２０１２−６９９２６号公報の図１〜図２に示すような製造方法でもよい。

（３）図７（Ａ）に示すように、コア導体層１２上にビルドアップ絶縁層１５が積層され、そのビルドアップ絶縁層１５上にビルドアップ導体層１６が積層される。具体的には、コア基板１１のＦ面１１Ｆ側とＢ面１１Ｂ側とからコア導体層１２上にビルドアップ絶縁層１５としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔（図示せず）が積層されてから、加熱プレスされる。そして、銅箔にＣＯ２レーザが照射されて、銅箔及びビルドアップ絶縁層１５を貫通するビア形成孔が形成される。そして、無電解めっき処理、めっきレジスト処理、電解めっき処理が行われ、電解めっきがビア形成孔内に充填されてビア導体１７が形成されると共に、ビルドアップ絶縁層１５上に所定パターンのビルドアップ導体層１６が形成される。なお、ビルドアップ絶縁層１５としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体層を形成することができる。

（４）図７（Ａ）の工程と同様にして、コア基板１１のＦ面１１Ｆ側とＢ面１１Ｂ側とにビルドアップ絶縁層１５及びビルドアップ導体層１６が交互に積層される（図７（Ｂ）参照。なお、同図では、Ｆ面１１Ｆ側のみが示されている。以下、図８〜図９についても同様とする。）。その際、ビルドアップ絶縁層１５を貫通するビア導体１８が形成され、そのビア導体１８によって積層方向で隣り合うビルドアップ絶縁層１６、１６同士が接続される。

（５）図８（Ａ）に示すように、ビルドアップ絶縁層１５が積層されると共に、そのビルドアップ絶縁層１５上にビルドアップ導体層１６が積層されて、第２ビルドアップ導体層１６Ｂが形成される。その際、第２ビルドアップ導体層１６Ｂには、内側のビルドアップ導体層１６にビア導体１８を介して接続される導体回路層３１Ｂと、ベタ状のプレーン層３１Ａとが形成される。

（６）図８（Ｂ）に示すように、第２ビルドアップ導体層１６Ｂ上に、ビルドアップ絶縁層１５とビルドアップ導体層１６が積層されて、第１ビルドアップ絶縁層１５Ａと第１ビルドアップ導体層１６Ａが形成される。その際、プレーン層３１Ａの上には、第１ビルドアップ絶縁層１５Ａのみが積層される。また、第１ビルドアップ導体層１６Ａには、第１ビルドアップ絶縁層１５Ａを貫通するビア導体１８を介して導体回路層３１Ｂに接続される外側導体回路層３５が形成される。

（７）図９（Ａ）に示すように、第１ビルドアップ導体層１６Ａ上に、ビルドアップ絶縁層１５と同じ材質の保護層３４が積層される。このとき、プレーン層３１Ａの上には、第１ビルドアップ絶縁層１５Ａと保護層３４とが積層されている。

（８）図９（Ｂ）に示すように、コア基板１１のＦ面１１Ｆ側から、例えば、ＣＯ２レーザが照射されて、保護層３４と第１ビルドアップ絶縁層１５Ａとに、プレーン層３１Ａを底面として露出させるキャビティ３０が形成される。ここで、レーザが照射される範囲の面積、即ち、キャビティ３０の開口面積は、プレーン層３１Ａの面積よりも小さくなっていて、キャビティ３０の底面全体はプレーン層３１Ａのみで形成される。また、キャビティ３０の外周部にレーザが強く照射されることで、プレーン層３１Ａのうちキャビティ３０の底面として露出する部分の外周部に凹部３２が形成される。

（９）キャビティ３０の底面として露出するプレーン層３１Ａにデスミア処理が施されると共に、粗化処理によってプレーン層３１Ａの表面に粗化層３６が形成される。なお、デスミア処理の際、第２ビルドアップ導体層１６Ｂに含まれる導体回路層３１Ｂは、保護層３４によって保護される。以上により、図４に示したキャビティ付き基板１０が完成する。

以上が、キャビティ付き基板１０の製造方法に関する説明である。次に、キャビティ付き基板１０を用いた電子部品内蔵配線板１００の製造方法について説明する。

電子部品内蔵配線板１００は、以下のようにして製造される。
（１）図１０（Ａ）に示すように、キャビティ３０の底面として露出するプレーン層３１Ａに接着層３３が積層されると共に、接着層３３上にインターポーザ８０が載置され、熱硬化処理、ＣＺ処理が行われる。

（２）キャビティ付き基板１０のＦ面１０ＦとＢ面１０Ｂとに、ビルドアップ絶縁層１５と同じ材質の外側ビルドアップ絶縁層２１が積層される（図１０（Ｂ）参照。なお、同図では、Ｆ面１０Ｆ側のみが示されている。図１２についても同様とする。）。

（３）キャビティ付き基板１０のＦ面１０Ｆ側から赤外光レーザ（例えば、ＣＯ２レーザ。波長は１〜１０μｍ）が照射されて、外側ビルドアップ絶縁層２１と保護層３４とに第１ビア形成孔４５Ａが形成されると共に（図１１（Ａ）参照）、キャビティ付き基板１０のＢ面１０Ｂ側からレーザが照射されて、第３ビア形成孔４６が形成される（図１１（Ｂ）参照）。次いで、キャビティ付き基板１０のＦ面１０Ｆ側から波長が０．４μｍ以下の紫外光レーザ（例えば、ＹＡＧレーザ）が照射されることで、外側ビルドアップ絶縁層２１に、第１ビア形成孔４５Ａよりも小径の第２ビア形成孔４５Ｂが形成される（図１２（Ａ）参照）。そして、各ビア形成孔４５Ａ，４５Ｂ，４６により露出される第１ビルドアップ導体層１６Ａとインターポーザ８０とにデスミア処理が施される。

（４）無電解めっき処理、めっきレジスト処理、電解めっき処理が行われ、キャビティ付き基板１０のＦ面１０Ｆ側では、第１ビア形成孔４５Ａ内と第２ビア形成孔４５Ｂ内に第１ビア導体２５Ａと第２ビア導体２５Ｂが形成される（図１２（Ｂ）参照）と共に、キャビティ付き基板１０のＢ面１０Ｂ側では、第３ビア形成孔４６内に第３ビア導体２６が形成される。また、外側ビルドアップ絶縁層２１上に、外側ビルドアップ導体層２２（Ｆ面外側ビルドアップ導体層２２ＦとＢ面外側ビルドアップ層２２Ｂ）が形成される。

（５）図１３に示すように、キャビティ付き基板１０のＦ面１０Ｆ側とＢ面１０Ｂ側の両方から、外側ビルドアップ導体層２２上にソルダーレジスト層２９が積層されると共に、リソグラフィ処理によって、キャビティ付き基板１０のＦ面１０Ｆ側のＦ面ソルダーレジスト層２９Ｆには、Ｆ面外側ビルドアップ導体層２２Ｆの一部を第１導体パッド２３Ａとして露出させる第１開口２７Ａが形成され、Ｂ面１０Ｂ側のＢ面ソルダーレジスト層２９Ｂには、Ｂ面外側ビルドアップ導体層２２Ｂの一部を第３導体パッド２４として露出させる第３開口２８が形成される。

（６）図１４に示すように、キャビティ付き基板１０のＦ面１０Ｆ側から紫外光レーザが照射されることで、Ｆ面外側ビルドアップ導体層２２Ｆの一部を第２導体パッド２３Ｂとして露出させる第２開口２７Ｂが形成される。そして、第２導体パッド２３Ｂにデスミア処理が施される。

（７）図１５に示すように、Ｆ面ソルダーレジスト層２９Ｆが樹脂保護膜４３にて被覆される。そして、キャビティ付き基板１０のＢ面１０Ｂ側に無電解めっき処理が行われ、第３導体パッド２４上にＢ面めっき層４２が形成される。詳細には、まず、Ｆ面ソルダーレジスト層２９Ｆが樹脂保護層４３にて被覆された基板が無電解ニッケルめっき液に所定時間だけ浸漬されて、Ｎｉ層４２Ｌが形成される。次いで、その基板が無電解パラジウムめっき液に所定時間だけ浸漬されて、Ｐｄ層４２Ｍが形成される。さらに、その基板が無電解金めっき液に所定時間だけ浸漬されて、Ａｕ層４２Ｎが形成される。なお、無電解めっき処理の際、第２導体パッド２３Ｂ及び第１導体パッド２３Ａは、樹脂保護膜４３により保護される。

（８）図１６に示すように、Ｆ面ソルダーレジスト層２９Ｆを被覆する樹脂保護層４３が除去されると共に、Ｂ面ソルダーレジスト層２９Ｂが樹脂保護膜４３にて被覆される。そして、図１５の工程と同様にして、キャビティ付き基板１０のＦ面１０Ｆ側に無電解めっき処理が行われ、第１導体パッド２３Ａ及び第２導体パッド２３Ｂ上にＦ面めっき層４１が形成される。その際、Ｂ面めっき層４２は、樹脂保護膜４３により保護される。

（９）Ｂ面ソルダーレジスト層２９Ｂを被覆する樹脂保護層４３が除去されて、図１に示した電子部品内蔵配線板１００が完成する。

本実施形態の電子部品内蔵配線板１００の構造及び製造方法に関する説明は以上である。次に、電子部品内蔵配線板１００の作用効果について説明する。

本実施形態の電子部品内蔵配線板１００では、厚さ方向から見たときに電子部品としてのインターポーザ８０と重なる第２開口２７Ｂは、インターポーザ８０を収容するキャビティ３０の外側に配置される第１開口２７Ａよりも孔径が小さくなっている。従って、インターポーザ８０に接続される第２導体パッド２３Ｂについては、インターポーザ８０のファイン化に伴って小径にすることが可能となり、インターポーザ８０に接続されない第１ビア導体２５については、比較的大径とすることが可能となる。このように、本実施形態の電子部品内蔵配線板１００によれば、電子部品に接続されない第１導体パッド２３Ａの接続信頼性の低下を抑えつつ、電子部品に接続される第２導体パッド２３Ｂを電子部品の小型化に対応させることが可能となる。

しかも、本実施形態の電子部品内蔵配線板１００では、第２開口２７Ｂがレーザ加工により形成されているので、第２開口２７Ｂの開口径を、リソグラフィ処理では達成できない程度に小径にすることが可能となると共に、開口ピッチ（開口同士の間隔）を小さくすることが可能となる。さらに、第１開口２７Ａについては、リソグラフィ処理により形成されているので、第１開口２７Ａを、第２開口２７Ｂと同様に、レーザ加工で形成される場合と比較して、第１開口２７Ａの形成にかかる時間を短縮することが可能となり、コストの低減を図ることが可能となる。

また、本実施形態の電子部品内蔵配線板１００では、Ｂ面外側ビルドアップ導体層２２Ｂの一部を第３導体パッド２４として露出させる第３開口２８の開口径は、第１開口２７Ａの開口径よりも大きいので、電子部品内蔵配線板１００を、例えば、マザーボード等の回路基板に実装するような場合に、その実装性の向上が図られる。しかも、第３開口２８についても、第１開口２７Ａと同様に、リソグラフィ処理によって形成されるので、第３開口２８の形成にかかる時間を短縮することが可能となる。

さらに、本実施形態の電子部品内蔵配線板１００では、電子部品としてのインターポーザ８０が、電子部品内蔵配線板１００に搭載される半導体素子９０，９１同士を電気的に接続するので、インターポーザ８０の小型化に伴って、半導体素子９０，９１同士の間隔を狭めることが可能となり、電子部品内蔵配線板１００に半導体素子９０，９１を搭載してなるパッケージ基板の小型化が図られる。

［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記実施形態では、本発明に係る電子部品として、インターポーザ８０を例示したが、半導体素子であってもよいし、チップコンデンサ、インダクタ、抵抗等の受動素子であってもよい。

（２）上記実施形態において、電子部品内蔵配線板１００を、コア基板１１を有さないコアレス基板としてもよい。

（３）第１開口２７Ａの開口径と第３開口２８の開口径は同じであってもよいし、第３開口２８の開口径が第１開口２７Ａの開口径２７Ａの開口径より小さくてもよい。

（４）上記実施形態では、Ｆ面めっき層４１は、Ｆ面ソルダーレジスト層２９Ｆの外面から外側に突出する構成であったが、Ｆ面ソルダーレジスト層２９Ｆの外面と面一となる構成であってもよいし、Ｂ面めっき層４２と同様に、Ｆ面ソルダーレジスト層２９Ｆの外面に対して凹む構成であってもよい。

（５）上記実施形態では、第２開口２７Ｂの形成に用いられるレーザが紫外光であったが、可視光（波長０．４〜０．８μｍ）であってもよい。

１０ キャビティ付き基板
２２Ｆ Ｆ面ビルドアップ導体層（Ｆ面導体層）
２２Ｂ Ｂ面ビルドアップ導体層（Ｂ面導体層）
２３Ａ 第１導体パッド
２３Ｂ 第２導体パッド
２４ 第３導体パッド
２７Ａ 第１開口
２７Ｂ 第２開口
２８ 第３開口
２９Ｂ Ｂ面ソルダーレジスト層
２９Ｆ Ｆ面ソルダーレジスト層
３０ キャビティ
８０ インターポーザ（電子部品）
９０，９１ 半導体素子
１００ 電子部品内蔵配線板

Claims (12)

1. 電子部品をキャビティ内に収容するキャビティ付き基板と、
   前記キャビティ付き基板上に形成される導体層と、
   前記導体層上に形成されるソルダーレジスト層と、
   前記ソルダーレジスト層に形成されて前記導体層の一部を導体パッドとして露出させる複数の開口と、を備える電子部品内蔵配線板であって、
   前記導体パッドには、厚さ方向から見たときに前記電子部品の外側に配置される第１導体パッドと、厚さ方向から見たときに前記電子部品に重ねられて前記電子部品と接続する第２導体パッドとが形成されると共に、
   前記複数の開口には、前記第１導体パッドを露出させる第１開口と、前記第２導体層パッドを露出させる第２開口とが形成され、
   前記第２開口の開口径が前記第１開口の開口径より小さい。
2. 請求項１に記載の電子部品内蔵配線板であって、
   前記第１開口の開口径は４０〜８０μｍであって、前記第２開口の開口径は２０〜３０μｍである。
3. 請求項１又は２に記載の電子部品内蔵配線板であって、
   前記第１開口及び前記第２開口は複数形成され、隣接する前記第１開口同士の間隔は７０〜１６０μｍであって、隣接する前記第２開口同士の間隔は３５〜８０μｍである。
4. 請求項１乃至３のうち何れか１の請求項に記載の電子部品内蔵配線板であって、
   前記第１開口は、リソグラフィ処理により形成され、前記第２開口は、レーザ加工により形成されている。
5. 請求項４に記載の電子部品内蔵配線板であって、
   前記第２開口によって露出する前記第２導体パッドには、デスミア処理が施されている。
6. 請求項１乃至５のうち何れか１の請求項に記載の電子部品内蔵配線板であって、
   前記導体層には、前記キャビティ付き基板の表裏の一方側の面であるＦ面上に形成されるＦ面導体層と、前記キャビティ付き基板の他方側の面であるＢ面上に形成されるＢ面導体層とが設けられ、
   前記ソルダーレジスト層には、前記Ｆ面導体層上に形成されるＦ面ソルダーレジスト層と、前記Ｂ面導体層上に形成されるＢ面ソルダーレジスト層とが設けられ、
   前記導体パッドには、前記Ｆ面導体層に形成される前記第１導体パッド及び前記第２導体パッドと、前記Ｂ面導体層に形成される第３導体パッドとが設けられ、
   前記複数の開口には、前記Ｆ面ソルダーレジスト層に形成されて前記第１導体パッドを露出させる前記第１開口と、前記Ｆ面ソルダーレジスト層に形成されて前記第２導体パッドを露出させる前記第２開口と、前記Ｂ面ソルダーレジスト層に形成されて前記第３導体パッドを露出させる第３開口とが設けられ、
   前記第３開口の開口径は、前記第１開口の開口径より大きい。
7. 請求項６に記載の電子部品内蔵配線板であって、
   前記第３開口は、リソグラフィ処理により形成されている。
8. 請求項１乃至７のうち何れか１の請求項に記載の電子部品内蔵配線板であって、
   前記電子部品は、前記キャビティが開口する側の面に搭載される複数の半導体素子同士を電気的に接続するインターポーザである。
9. 電子部品をキャビティ内に収容するキャビティ付き基板上に導体層を形成することと、
   前記導体層上にソルダーレジスト層を形成することと、
   前記ソルダーレジスト層に複数の開口を形成して、前記導体層に前記開口から露出する導体パッドを形成することと、を有する電子部品内蔵配線板の製造方法であって、
   前記導体パッドを形成することには、厚さ方向から見たときに前記電子部品の外側に配置される第１導体パッド形成することと、前記電子部品に重ねられて前記電子部品と接続する第２導体パッドを形成することとが含まれ、
   前記開口を形成するにあたり、前記第１導体パッドを露出させる第１開口をリソグラフィ処理により形成し、前記第２導体パッドを露出させると共に前記第１開口より開口径が小さい第２開口をレーザ加工により形成する。
10. 請求項９に記載の電子部品内蔵配線板の製造方法であって、
    前記導体層を形成するにあたり、前記キャビティ付き基板の表裏の一方側の面であるＦ面上にＦ面導体層を形成すると共に、前記キャビティ付き基板の他方側の面であるＢ面上にＢ面導体層を形成し、
    前記ソルダーレジスト層を形成するにあたり、Ｆ面導体層上にＦ面ソルダーレジスト層を形成すると共に、前記Ｂ面導体層上にＢ面ソルダーレジスト層を形成し、
    前記導体パッドを形成することには、前記Ｆ面導体層に前記第１導体パッド及び前記第２導体パッドを形成することと、前記Ｂ面導体層に第３導体パッドを形成することとが含まれ、
    前記開口を形成するにあたり、前記リソグラフィ処理によって、前記Ｆ面ソルダーレジスト層に前記第１開口を形成すると共に、前記Ｂ面ソルダーレジスト層に前記第１開口より開口径が大きい前記第３開口を形成し、前記レーザ加工によって、前記Ｆ面ソルダーレジスト層に前記第２開口を形成する。
11. 請求項９又は１０に記載の電子部品内蔵配線板の製造方法であって、
    リソグラフィ処理を行ってからレーザ加工を行う。
12. 請求項９乃至１１のうち何れか１の請求項に記載の電子部品内蔵配線板の製造方法であって、
    前記第２開口によって露出する前記導体パッドにデスミア処理を行う。

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