JP2020184589A - 電子部品内蔵配線板及びその製造方法 - Google Patents

電子部品内蔵配線板及びその製造方法 Download PDF

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朋博 二木
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Yuichi Nakamura
雄一 中村
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Yoshiki Matsui
良樹 松井
桂之介 伊野
Keinosuke Ino
桂之介 伊野
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Tomohiro Fuwa
知裕 不破
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清治 井澤
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Abstract

【課題】被覆絶縁層と電子部品との剥離の抑制が可能な電子部品内蔵配線板及びその製造方法。【解決手段】本発明に係る電子部品内蔵配線板１００は、半導体部品８０が収容されるキャビティ３０と、半導体部品８０の表面に配置されるパッド８１と、キャビティ３０と半導体部品８０との間に充填される充填樹脂を含み、半導体部品８０を表面側から覆う外側ビルドアップ絶縁層２１と、外側ビルドアップ絶縁層２１を貫通し、パッド８１の一部を露出させる第２ビア形成孔４５Ｂと、を有する電子部品内蔵配線板１００であって、半導体部品８０と外側ビルドアップ絶縁層２１との間に、半導体部品８０との密着力が外側ビルドアップ絶縁層２１よりも大きい樹脂被膜９０が形成され、樹脂被膜９０には、第２ビア形成孔４５Ｂ内にパッド８１の一部を露出させるための貫通孔９０Ａが形成されている。【選択図】図３

Description

本発明は、キャビティに収容される電子部品を有する電子部品内蔵配線板及びその製造方法に関する。
従来、この種の電子部品内蔵配線板として、電子部品が被覆絶縁層によって覆われているものが知られている（例えば、特許文献１参照）。
特開２００６−０１９４４１号（図９）
上記した電子部品内蔵配線板及びその製造方法においては、被覆絶縁層と電子部品との剥離の抑制が求められている。
上記目的を達成するためになされた請求項１に係る発明は、表裏の一方側に開口するキャビティを有するキャビティ付き基板と、前記キャビティに収容されると共に、表面にパッドを有する電子部品と、前記キャビティ付き基板及び前記電子部品の上に形成される被覆絶縁層と、前記被覆絶縁層を貫通する複数のビア孔と、前記ビア孔内に形成されるビア導体と、を備える電子部品内蔵配線板であって、前記電子部品と前記被覆絶縁層との間に、前記電子部品との密着力が前記被覆絶縁層よりも大きい樹脂被膜が形成され、前記樹脂被膜には、前記ビア孔内に前記パッドの一部を露出させるための貫通孔が形成されている。
上記課題を解決するためになされた電子部品内蔵配線板の製造方法は、表裏の一方側に開口するキャビティを有するキャビティ付き基板を形成することと、表面にパッドを有する電子部品を前記キャビティに収容することと、前記キャビティ付き基板と前記電子部品との上に被覆絶縁層を形成することと、前記被覆絶縁層にビア孔を形成することと、前記ビア孔内にビア導体を形成することと、を有する電子部品内蔵配線板の製造方法であって、前記電子部品と前記被覆絶縁層との間に、前記電子部品との密着力が前記被覆絶縁層よりも大きい樹脂被膜を形成することと、前記樹脂被膜に、前記ビア孔内に前記パッドの一部を露出させるための貫通孔を形成することと、をさらに有する。
本発明の一実施形態に係る電子部品内蔵配線板の断面図 キャビティ付き基板の断面図 電子部品内蔵配線板のキャビティ周辺の断面図 キャビティ付き基板の製造工程を示す断面図 キャビティ付き基板の製造工程を示す断面図 キャビティ付き基板の製造工程を示す断面図 キャビティ付き基板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図 電子部品内蔵配線板の製造工程を示す断面図
以下、本発明の一実施形態を図１〜図１７に基づいて説明する。図１に示されるように、本実施形態に係る電子部品内蔵配線板１００は、電子部品としての半導体部品８０をキャビティ３０内に収容するキャビティ付き基板１０（図２参照）の表裏の両面に、絶縁性材料（例えば、樹脂フィルム、またはプリプレグ）で構成される外側ビルドアップ絶縁層２１と金属（例えば、銅）で構成される外側ビルドアップ導体層２２が積層されると共に、外側ビルドアップ導体層２２がソルダーレジスト層２９で覆われる構造になっている。ソルダーレジスト層２９は、電子部品内蔵配線板１００の表側面であるＦ面１００Ｆと、裏側面であるＢ面１００Ｂとを構成する。
図１に示されるように、電子部品内蔵配線板１００のＦ面１００Ｆを構成するＦ面ソルダーレジスト層２９Ｆには、外側ビルドアップ導体層２２のうちＦ面１００Ｆ側に位置するＦ面外側ビルドアップ導体層２２Ｆの一部を導体パッド２３として露出させる開口２７が複数形成されている。具体的には、導体パッド２３には、厚さ方向から見たときにキャビティ３０の外側に配置される第１導体パッド２３Ａと、半導体部品８０と重なる第２導体パッド２３Ｂとが形成され、複数の開口２７には、第１導体パッド２３Ａを露出させる第１開口２７Ａと、第２導体パッド２３Ｂを露出させる第２開口２７Ｂとが複数形成されている。
また、電子部品内蔵配線板１００のＢ面１００Ｂ側のＢ面ソルダーレジスト層２９Ｂには、Ｂ面１００Ｂ側のＢ面外側ビルドアップ導体層２２Ｂの一部を第３導体パッド２４として露出させる第３開口２８が複数形成されている。
第１導体パッド２３Ａ及び第２導体パッド２３Ｂの上には、Ｆ面めっき層４１が形成されている。第１導体パッド２３Ａ上のＦ面めっき層４１は、第１開口２７Ａ内を充填してＦ面ソルダーレジスト層２９Ｆの外側にバンプ状に突出する。第２導体パッド２３Ｂ上のＦ面めっき層４１も同様に、第２開口２７Ｂ内を充填してＦ面ソルダーレジスト層２９Ｆの外側に突出する。また、第３導体パッド２４の上には、Ｂ面めっき層４２が形成されている。Ｂ面めっき層４２は、第３開口２８の底部に配置されて、Ｂ面ソルダーレジスト層２９Ｂの外面に対して凹んでいる。なお、Ｆ面めっき層４１及びＢ面めっき層４２は、無電解Ｎｉ／Ｐｄ／Ａｕ金属層で構成されている。
図２に示されるように、キャビティ付き基板１０は、コア基板１１の表側面であるＦ面１１Ｆと裏側面であるＢ面１１Ｂとにビルドアップ絶縁層１５とビルドアップ導体層１６とが交互に積層されている多層構造になっている。ビルドアップ絶縁層１５は、上述した外側ビルドアップ絶縁層２１と同じ材質で構成され、ビルドアップ導体層１６は、外側ビルドアップ導体層２２と同じ材質で構成されている。
コア基板１１の表裏の両面には、コア導体層１２が形成されている。表側のコア導体層１２と裏側のコア導体層１２とは、コア基板１１を貫通するスルーホール導体１３によって接続されている。スルーホール導体１３は、コア基板１１を貫通するスルーホール１３Ａの壁面に、例えば、銅のめっきが形成されることにより形成されている。
コア基板１１に最も近い最内のビルドアップ導体層１６とコア導体層１２とは、最内のビルドアップ絶縁層１５を貫通するビア導体１７によって接続されている。また、積層方向で隣り合うビルドアップ導体層１６，１６同士は、それらビルドアップ導体層１６，１６の間に位置するビルドアップ絶縁層１５を貫通するビア導体１８によって接続されている。
コア基板１１のＦ面１１Ｆ側に積層されるビルドアップ導体層１６のうち外側から２番目に位置する第２ビルドアップ導体層１６Ｂには、導体回路層３１Ｂと、プレーン層３１Ａとが形成されている。プレーン層３１Ａは、ベタ状をなしてグランド接続されるグランド層になっている。
コア基板１１のＦ面１１Ｆ側に積層されるビルドアップ導体層１６のうち最も外側に配置される第１ビルドアップ導体層１６Ａには、ビア導体１８を介して導体回路層３１Ｂに接続される導体回路層３５が形成されている。また、第１ビルドアップ導体層１６Ａ上には、保護絶縁層３４が積層されている。保護絶縁層３４は、ビルドアップ絶縁層１５と同じ材質で構成されている。保護絶縁層３４の厚さは、ビルドアップ絶縁層１５よりも薄くなっている。保護絶縁層３４は、キャビティ付き基板１０の表側面であるＦ面１０Ｆと、キャビティ付き基板１０の裏側面であるＢ面１０Ｂとを構成する。なお、キャビティ付き基板１０の裏側面に保護絶縁層３４が形成されなくてもよい。また、保護絶縁層３４の厚さがビルドアップ絶縁層１５の厚さと同じであってもよい。
同図に示されるように、キャビティ付き基板１０には、Ｆ面１０Ｆに開口３０Ａを有するキャビティ３０が形成されている。キャビティ３０は、最も外側に位置する第１ビルドアップ絶縁層１５Ａと保護絶縁層３４とを貫通し、プレーン層３１Ａを底面として露出させる。また、キャビティ３０の内周面は、底面側（プレーン層３１Ａ側）に向かうにつれてキャビティ３０の断面を小さくするように傾斜している。キャビティ３０の内周面は、プレーン層３１Ａと略垂直になるように立ち上がっていてもよい。
キャビティ３０の底面の面積は、プレーン層３１Ａの面積よりも小さくなっていて、プレーン層３１Ａの外周部は、キャビティ３０の外側にはみ出している。言い換えれば、プレーン層３１Ａは、キャビティ３０の底面全体を構成している。また、図３に示されるように、プレーン層３１Ａのうちキャビティ３０の底面として露出する部分の表面には粗化部３６が形成されている。
上述した導体パッド２３，２４は、ビア導体２５，２６を介して第１ビルドアップ導体層１６Ａ又は半導体部品８０に接続されている（図１参照）。具体的には、第１導体パッド２３Ａ及び第３導体パッド２４が、第１ビア導体２５Ａ及び第３ビア導体２６を介して第１ビルドアップ導体層１６Ａに接続され、第２導体パッド２３Ｂが、第２ビア導体２５Ｂを介して半導体部品８０に接続されている。
第１ビア導体２５Ａ及び第３ビア導体２６は、外側ビルドアップ絶縁層２１と保護絶縁層３４とを貫通する第１ビア形成孔４５Ａ及び第３ビア形成孔４６にめっきを充填してなり、第２ビア導体２５Ｂは、外側ビルドアップ絶縁層２１を貫通する第２ビア形成孔４５Ｂにめっきを充填してなる。第２ビア形成孔４５Ｂは、半導体部品８０上に配置されて、半導体部品８０の表面の一部を露出させる。第２ビア形成孔４５Ｂの孔径は、第１ビア形成孔４５Ａ及び第３ビア形成孔４６の孔径より小さくなっている。なお、第１ビア形成孔４５Ａ，第２ビア形成孔４５Ｂ及び第３ビア形成孔４６は、底部へ近づくにつれて縮径されるテーパ状に形成されている。
さて、上述したように、キャビティ３０には、半導体部品８０が収容されている。具体的には、図１に示されるように、キャビティ３０の底面として露出するプレーン層３１Ａ上には、接着層３３が形成され、その接着層３３上に半導体部品８０がマウントされている。ここで、キャビティ３０の底面として露出するプレーン層３１Ａの表面に形成されている粗化部３６によって、接着層３３にアンカー効果が作用し、接着層３３のプレーン層３１Ａからの剥離が抑制される。なお、接着層３３の平面形状は半導体部品８０の平面形状と同一になっている。
本実施形態の半導体部品８０は、部品本体８０Ａと、部品本体８０Ａの上面に設けられたパッド８１と、部品本体８０Ａの上面のうちパッド８１が配されている部分以外を覆うパシベーション膜８２と、を有していて、パッド８１とパシベーション膜８２とが半導体部品８０の表面を構成する。図３に示されるように、パッド８１の上面は粗化処理された粗化部８１Ａとなっていて、パッド８１の上面は、パシベーション膜８２の上面に対して僅かに窪んでいる。パシベーション膜８２と保護絶縁層３４とは略面一になっている。また、パシベーション膜８２は、例えば、窒化ケイ素からなる。
ここで、本実施形態の電子部品内蔵配線板１００では、外側ビルドアップ絶縁層２１の下に、樹脂被膜９０が形成されている。詳細には、樹脂被膜９０は、キャビティ付き基板１０のＦ面１０Ｆ及びＢ面１０Ｂと、半導体部品８０の表面及び側面と、キャビティ３０の内側面と、キャビティ３０の底面のうちキャビティ３０の内側面と半導体部品８０の側面との間の部分とに形成されている。つまり、樹脂被膜９０は、半導体部品８０が収容されているキャビティ付き基板１０のＦ面１０Ｆ側及びＢ面１０Ｂ側の表面全体に形成されている。
樹脂被膜９０は、例えば、アミノ基含有トリアゾール系化合物から構成されていて、防錆性を有している。また、樹脂被膜９０とパシベーション膜８２との密着力及び樹脂被膜９０と外側ビルドアップ絶縁層２１との密着力は、外側ビルドアップ絶縁層２１とパシベーション膜８２との密着力よりも大きくなっている。
同図に示されるように、樹脂被膜９０のうち第２ビア形成孔４５Ｂの下方には、貫通孔９０Ａが形成されていて、半導体部品８０のパッド８１を第２ビア形成孔４５Ｂ内に露出させている。貫通孔９０Ａの内縁は、第２ビア形成孔４５Ｂの内面と面一になっている。なお、樹脂被膜９０のうちパッド８１の粗化部８１Ａ及びプレーン層３１Ａの粗化部３６の上に形成されている部分は、粗化部８１Ａ，３６の凹凸形状に応じた形状となっている。
電子部品内蔵配線板１００の構造に関する説明は以上である。次に、電子部品内蔵配線板１００の製造方法について説明する。ここで、電子部品内蔵配線板１００はキャビティ付き基板１０を用いて製造されるので、以下では、まず、キャビティ付き基板１０の製造方法について説明する。
キャビティ付き基板１０は、以下のようにして製造される。
（１）図４（Ａ）に示されるように、コア基板１１に、例えば、ドリル加工等によってスルーホール１３Ａが形成される。なお、コア基板１１は、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表側面であるＦ面１１Ｆと裏側面であるＢ面１１Ｂとに、図示しない銅箔がラミネートされている。
（２）無電解めっき処理、めっきレジスト処理、電解めっき処理により、コア基板１１のＦ面１１ＦとＢ面１１Ｂとに、コア導体層１２が形成されると共に、スルーホール１３Ａの内面にスルーホール導体１３が形成される（図４（Ｂ）参照）。
（３）図５（Ａ）に示されるように、コア導体層１２上にビルドアップ絶縁層１５が積層され、そのビルドアップ絶縁層１５上にビルドアップ導体層１６が積層される。具体的には、コア基板１１のＦ面１１Ｆ側とＢ面１１Ｂ側とからコア導体層１２上にビルドアップ絶縁層１５としての樹脂フィルムが積層されてから、加熱プレスされる。そして、樹脂フィルムにＣＯ２レーザが照射されて、ビルドアップ絶縁層１５を貫通するビア形成孔が形成される。そして、無電解めっき処理、めっきレジスト処理、電解めっき処理が行われ、電解めっきがビア形成孔内に充填されてビア導体１７が形成されると共に、ビルドアップ絶縁層１５上に所定パターンのビルドアップ導体層１６が形成される。なお、ビルドアップ絶縁層１５として樹脂フィルムではなくプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）を用いてもよい。この場合、プリプレグと共に銅箔が積層される。
（４）図５（Ａ）の工程と同様にして、コア基板１１のＦ面１１Ｆ側とＢ面１１Ｂ側とにビルドアップ絶縁層１５及びビルドアップ導体層１６が交互に積層される（図５（Ｂ）参照。なお、同図では、Ｆ面１１Ｆ側のみが示されている。以下、図６〜図７についても同様とする。）。その際、ビルドアップ絶縁層１５を貫通するビア導体１８が形成され、そのビア導体１８によって積層方向で隣り合うビルドアップ絶縁層１６、１６同士が接続される。
（５）図６（Ａ）に示されるように、ビルドアップ絶縁層１５が積層されると共に、そのビルドアップ絶縁層１５上にビルドアップ導体層１６が積層されて、第２ビルドアップ導体層１６Ｂが形成される。その際、第２ビルドアップ導体層１６Ｂには、内側のビルドアップ導体層１６にビア導体１８を介して接続される導体回路層３１Ｂと、ベタ状のプレーン層３１Ａとが形成される。
（６）図６（Ｂ）に示されるように、第２ビルドアップ導体層１６Ｂ上に、ビルドアップ絶縁層１５とビルドアップ導体層１６が積層されて、第１ビルドアップ絶縁層１５Ａと第１ビルドアップ導体層１６Ａが形成される。その際、プレーン層３１Ａの上には、第１ビルドアップ絶縁層１５Ａのみが積層される。また、第１ビルドアップ導体層１６Ａには、第１ビルドアップ絶縁層１５Ａを貫通するビア導体１８を介して導体回路層３１Ｂに接続される導体回路層３５が形成される。
（７）図７（Ａ）に示されるように、第１ビルドアップ導体層１６Ａ上に、ビルドアップ絶縁層１５と同じ材質の保護絶縁層３４が積層される。このとき、プレーン層３１Ａの上には、第１ビルドアップ絶縁層１５Ａと保護絶縁層３４とが積層されている。
（８）図７（Ｂ）に示されるように、例えば、ＣＯ２レーザが照射されて、保護絶縁層３４と第１ビルドアップ絶縁層１５Ａとに、プレーン層３１Ａを底面として露出させるキャビティ３０が形成される。ここで、レーザが照射される範囲の面積、即ち、キャビティ３０の開口面積は、プレーン層３１Ａの面積よりも小さくなっていて、キャビティ３０の底面全体はプレーン層３１Ａのみで形成される。
（９）キャビティ３０内にデスミア処理が施されると共に、キャビティ３０の底面として露出するプレーン層３１ＡにＣＺ処理によってプレーン層３１Ａの表面に粗化部３６が形成される。なお、デスミア処理及びＣＺ処理の際、第２ビルドアップ導体層１６Ｂに含まれる導体回路層３１Ｂは、保護絶縁層３４によって保護される。以上により、図２に示されるキャビティ付き基板１０が完成する。
以上が、キャビティ付き基板１０の製造方法に関する説明である。次に、キャビティ付き基板１０を用いた電子部品内蔵配線板１００の製造方法について説明する。
電子部品内蔵配線板１００は、以下のようにして製造される。
（１）図８（Ａ）及び図９（Ａ）に示されるように、キャビティ３０の底面として露出するプレーン層３１Ａに接着層３３が積層されると共に、接着層３３上に半導体部品８０が載置され、熱硬化処理が行われる。
（２）図９（Ｂ）に示されるように、半導体部品８０のパッド８１にＣＺ処理が施され、粗化部８１Ａが形成される。なお、パッド８１は、ＣＺ処理前はパシベーション膜８２と面一であり、ＣＺ処理後にパシベーション膜８２より少し窪む。
（３）アミノ基含有トリアゾール系化合物を含む液体に浸されて、キャビティ付き基板１０のＦ面１０Ｆ側及びＢ面１０Ｂ側の表面に樹脂被膜９０が形成される（図１０（Ａ）参照）。
（４）キャビティ付き基板１０のＦ面１０ＦとＢ面１０Ｂとに、樹脂被膜９０の上からビルドアップ絶縁層１５と同じ材質の外側ビルドアップ絶縁層２１が積層される（図８（Ｂ）及び図１０（Ｂ）参照。なお、同図では、Ｆ面１０Ｆ側のみが示されている。図１２についても同様とする。）。このとき、キャビティ３０の内側面と半導体部品８０の側面との間にも外側ビルドアップ絶縁層２１の樹脂が充填される。
（５）レーザ（例えば、ＣＯ２レーザ）が照射されて、外側ビルドアップ絶縁層２１と保護絶縁層３４とに第１ビア形成孔４５Ａが形成されると共に（図１１（Ａ）参照）、レーザが照射されて、第３ビア形成孔４６が形成される（図１１（Ｂ）参照）。次いで、レーザ（例えば、紫外光レーザ）が照射されることで、外側ビルドアップ絶縁層２１及び樹脂被膜９０に、第１ビア形成孔４５Ａよりも小径の第２ビア形成孔４５Ｂ及び貫通孔９０Ａが形成される（図１２（Ａ）及び図１３参照）。そして、各ビア形成孔４５Ａ，４５Ｂ，４６及び貫通孔９０Ａにデスミア処理が施される。
（６）無電解めっき処理、めっきレジスト処理、電解めっき処理が行われ、キャビティ付き基板１０のＦ面１０Ｆ側では、第１ビア形成孔４５Ａ内と第２ビア形成孔４５Ｂ内に第１ビア導体２５Ａと第２ビア導体２５Ｂが形成される（図１２（Ｂ）参照）と共に、キャビティ付き基板１０のＢ面１０Ｂ側では、第３ビア形成孔４６内に第３ビア導体２６が形成される。また、外側ビルドアップ絶縁層２１上に、外側ビルドアップ導体層２２（Ｆ面外側ビルドアップ導体層２２ＦとＢ面外側ビルドアップ層２２Ｂ）が形成される。
（７）図１４に示されるように、キャビティ付き基板１０のＦ面１０Ｆ側とＢ面１０Ｂ側の両方から、外側ビルドアップ導体層２２上にソルダーレジスト層２９が積層されると共に、リソグラフィ処理によって、キャビティ付き基板１０のＦ面１０Ｆ側のＦ面ソルダーレジスト層２９Ｆには、Ｆ面外側ビルドアップ導体層２２Ｆの一部を第１導体パッド２３Ａとして露出させる第１開口２７Ａが形成され、Ｂ面１０Ｂ側のＢ面ソルダーレジスト層２９Ｂには、Ｂ面外側ビルドアップ導体層２２Ｂの一部を第３導体パッド２４として露出させる第３開口２８が形成される。
（８）図１５に示されるように、レーザ（例えば、紫外光レーザ）が照射されることで、Ｆ面外側ビルドアップ導体層２２Ｆの一部を第２導体パッド２３Ｂとして露出させる第２開口２７Ｂが形成される。そして、第２導体パッド２３Ｂにデスミア処理が施される。
（９）図１６に示されるように、Ｆ面ソルダーレジスト層２９Ｆが樹脂保護膜４３にて被覆される。そして、キャビティ付き基板１０のＢ面１０Ｂ側に無電解めっき処理が行われ、第３導体パッド２４上にＢ面めっき層４２が形成される。詳細には、まず、Ｆ面ソルダーレジスト層２９Ｆが樹脂保護膜４３にて被覆された基板が無電解ニッケルめっき液に所定時間だけ浸漬されて、Ｎｉ層が形成される。次いで、その基板が無電解パラジウムめっき液に所定時間だけ浸漬されて、Ｐｄ層が形成される。さらに、その基板が無電解金めっき液に所定時間だけ浸漬されて、Ａｕ層が形成される。なお、無電解めっき処理の際、第２導体パッド２３Ｂ及び第１導体パッド２３Ａは、樹脂保護膜４３により保護される。
（１０）図１７に示されるように、Ｆ面ソルダーレジスト層２９Ｆを被覆する樹脂保護膜４３が除去されると共に、Ｂ面ソルダーレジスト層２９Ｂが樹脂保護膜４３にて被覆される。そして、図１６の工程と同様にして、キャビティ付き基板１０のＦ面１０Ｆ側に無電解めっき処理が行われ、第１導体パッド２３Ａ及び第２導体パッド２３Ｂ上にＦ面めっき層４１が形成される。その際、Ｂ面めっき層４２は、樹脂保護膜４３により保護される。
（１１）Ｂ面ソルダーレジスト層２９Ｂを被覆する樹脂保護膜４３が除去されて、図１に示される電子部品内蔵配線板１００が完成する。
本実施形態の電子部品内蔵配線板１００の構造及び製造方法に関する説明は以上である。次に、電子部品内蔵配線板１００の作用効果について説明する。
本実施形態の電子部品内蔵配線板１００では、半導体部品８０のパッド８１と外側ビルドアップ絶縁層２１との間に、パシベーション膜８２との密着力が外側ビルドアップ絶縁層２１よりも大きい樹脂被膜９０が形成されているので、外側ビルドアップ絶縁層２１が半導体部品８０から剥離することが抑制される。しかも、樹脂被膜９０とパシベーション膜８２との密着力も外側ビルドアップ絶縁層２１とパシベーション膜８２との密着力よりも大きいので、外側ビルドアップ絶縁層２１が樹脂被膜９０ごと剥離することも防がれる。また、樹脂被膜９０は、半導体部品８０の側面上にも形成されているので、密着がより安定する。
また、半導体部品８０のパッド８１の上面は粗化部８１Ａとなっていて、この粗化部８１Ａの上にも、樹脂被膜９０が配されているので、アンカー効果が得られ、樹脂被膜９０がより剥離しにくくなる。さらに、樹脂被膜９０は、第２ビア導体２５Ｂに接する位置まで延びているので、粗化部８１Ａ上に配される面積が大きくなり、アンカー効果がより大きくなる。また、樹脂被膜９０は防錆性を有しているので、防錆用の被膜と剥離防止の被膜とを別個に形成するよりも製造工程が簡素化される。
［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記実施形態では、本発明に係る電子部品として、半導体部品８０を例示したが、半導体素子であってもよいし、チップコンデンサ、インダクタ、抵抗等の受動素子であってもよいし、インターポーザであってもよい。
（２）上記実施形態において、電子部品内蔵配線板１００を、コア基板１１を有さないコアレス基板としてもよい。
（３）予め貫通孔９０Ａが形成されている樹脂シートを張り付けて、樹脂被膜９０とする構成であってもよい。この場合、貫通孔９０Ａの内縁と第２ビア形成孔４５Ｂの内側面とが面一でなくてもよい。
（４）半導体部品８０のパッド８１は粗化されていなくてもよい。
（５）樹脂被膜９０は、半導体部品８０の表面にのみ形成されていてもよい、また、半導体部品８０の表面のうちパシベーション膜８２上にのみに形成されていてもよい。
（６）半導体部品８０は、パシベーション膜８２を有しておらず、パッド８１が突出した形状であってもよい。
１０ キャビティ付き基板
２１ 外側ビルドアップ絶縁層（被覆絶縁層）
３０ キャビティ
３１Ａ プレーン層
３６ 粗化部
４５Ｂ 第２ビア形成孔（ビア孔）
８０ 半導体部品（電子部品）
８１ パッド
８１Ａ 粗化部
８２ パシベーション膜
９０ 樹脂被膜
９０Ａ 貫通孔
１００ 電子部品内蔵配線板

Claims (13)

  1. 表裏の一方側に開口するキャビティを有するキャビティ付き基板と、
    前記キャビティに収容されると共に、表面にパッドを有する電子部品と、
    前記キャビティ付き基板及び前記電子部品の上に形成される被覆絶縁層と、
    前記被覆絶縁層を貫通する複数のビア孔と、
    前記ビア孔内に形成されるビア導体と、を備える電子部品内蔵配線板であって、
    前記電子部品と前記被覆絶縁層との間に、前記電子部品との密着力が前記被覆絶縁層よりも大きい樹脂被膜が形成され、
    前記樹脂被膜には、前記ビア孔内に前記パッドの一部を露出させるための貫通孔が形成されている。
  2. 請求項１に記載の電子部品内蔵配線板であって、
    前記電子部品は、半導体部品であり、前記表面には、前記パッド同士の間に、ケイ素化合物からなるパシベーション膜が形成されている。
  3. 請求項２に記載の電子部品内蔵配線板であって、
    前記ケイ素化合物は、窒化ケイ素である。
  4. 請求項１乃至３のうち何れか１の請求項に記載の電子部品内蔵配線板であって、
    前記貫通孔の内縁は、前記ビア孔の内面と面一になっている。
  5. 請求項１乃至４のうち何れか１の請求項に記載の電子部品内蔵配線板であって、
    前記パッドの表面には粗化部が形成されていて、
    前記樹脂被膜のうち前記貫通孔の開口縁部は、前記粗化部の凹凸形状の上に形成されている。
  6. 請求項１乃至５のうち何れか１の請求項に記載の電子部品内蔵配線板であって、
    前記樹脂被膜は、前記電子部品の前記表面及び側面と、前記キャビティの内面と、前記キャビティの底面のうち前記キャビティの内面と前記電子部品の側面との間と、の上に全体的に形成されている。
  7. 表裏の一方側に開口するキャビティを有するキャビティ付き基板を形成することと、
    表面にパッドを有する電子部品を前記キャビティに収容することと、
    前記キャビティ付き基板と前記電子部品との上に被覆絶縁層を形成することと、
    前記被覆絶縁層にビア孔を形成することと、
    前記ビア孔内にビア導体を形成することと、を有する電子部品内蔵配線板の製造方法であって、
    前記電子部品と前記被覆絶縁層との間に、前記電子部品との密着力が前記被覆絶縁層よりも大きい樹脂被膜を形成することと、
    前記樹脂被膜に、前記ビア孔内に前記パッドの一部を露出させるための貫通孔を形成することと、をさらに有する。
  8. 請求項７に記載の電子部品内蔵配線板の製造方法であって、
    前記樹脂被膜の形成を、前記キャビティに前記電子部品を収容することよりも後で、かつ、前記被覆絶縁層を形成することよりも前に行う。
  9. 請求項７又は８に記載の電子部品内蔵配線板の製造方法であって、
    前記樹脂被膜の形成を、樹脂を含む液体に浸すことにより行う。
  10. 請求項７乃至９のうち何れか１の請求項に記載の電子部品内蔵配線板の製造方法であって、
    前記ビア孔と前記貫通孔とを、前記被覆絶縁層と前記樹脂被膜とを共に貫通させることにより形成する。
  11. 請求項７乃至１０のうち何れか１の請求項に記載の電子部品内蔵配線板の製造方法であって、
    前記電子部品として、前記表面における前記パッド同士の間にケイ素化合物からなるパシベーション膜が形成されている半導体部品を準備する。
  12. 請求項１１に記載の電子部品内蔵配線板の製造方法であって、
    前記ケイ素化合物は、窒化ケイ素である。
  13. 請求項７乃至１２のうち何れか１の請求項に記載の電子部品内蔵配線板の製造方法であって、
    前記樹脂被膜の形成を、前記パッドの表面を粗化した後に行う。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210079034A (ko) * 2019-12-19 2021-06-29 삼성전기주식회사 전자부품 내장기판
US20220077046A1 (en) * 2020-09-09 2022-03-10 Ibiden Co., Ltd. Wiring substrate and method for manufacturing wiring substrate
JP2022175730A (ja) * 2021-05-14 2022-11-25 イビデン株式会社 配線基板及び配線基板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5739548A (en) * 1980-08-21 1982-03-04 Toshiba Corp Semiconductor device
US6239980B1 (en) * 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process
JP4309602B2 (ja) * 2001-04-25 2009-08-05 メック株式会社 銅または銅合金と樹脂との接着性を向上させる方法、ならびに積層体
JP4401070B2 (ja) * 2002-02-05 2010-01-20 ソニー株式会社 半導体装置内蔵多層配線基板及びその製造方法
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
TWI221330B (en) * 2003-08-28 2004-09-21 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor device
JP2006019441A (ja) 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
US8178964B2 (en) * 2007-03-30 2012-05-15 Advanced Chip Engineering Technology, Inc. Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
US20080185739A1 (en) * 2007-02-03 2008-08-07 Chien-Wei Chang Semiconductor Substrate Having Enhanced Adhesion And Method For Manufacturing The Same

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