JP2004247706A - 電子部品実装構造及びその製造方法 - Google Patents

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Abstract

【課題】 電子部品が配線基板上の層間絶縁膜に埋設された構造を有する電子部品実装構造において、電子部品の厚みに起因する段差を容易に解消して平坦化することができる電子部品実装構造の製造方法を提供する。
【解決手段】 配線パターン２８ａを備えた配線基板２４の上に未硬化の第１樹脂膜３２ａを形成する工程と、接続端子２１ａを備えた電子部品２０を、接続端子２１ａを上側にして未硬化の第１樹脂膜３２ａの中に埋め込む工程と、電子部品２０を被覆する第２樹脂膜３２ｂを形成する工程と、第１及び第２樹脂膜３２ａ，３２ｂを熱処理して硬化することにより絶縁膜３２を得る工程と、配線パターン２８ａ及び接続端子２１ａ上の絶縁膜３２にビアホール３２ｘを形成する工程と、ビアホール３２ｘを介して配線パターン２８ａ及び接続端子２１ａに接続される上側配線パターン２８ｂを形成する工程とを含む。
【選択図】 図４

Description

本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、半導体チップなどが絶縁膜に埋設された状態で配線基板上に実装された電子部品実装構造及びその製造方法に関する。
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
さらなる高密度化の要求から、配線基板上に複数の半導体チップを３次元的に積層して実装した半導体装置が開発されている。その一例として、特許文献１及び特許文献２には、配線基板上に複数の半導体チップが絶縁層に埋設された状態で３次元的に実装され、絶縁層を介して多層に形成された配線パターンなどにより複数の半導体チップが相互接続された構造を有する半導体装置が記載されている。
特開２００１−１７７０４５号公報 特開２０００−３２３６４５号公報
しかしながら、上記した特許文献１及び２では、実装された半導体チップ上に層間絶縁膜を形成する際に、層間絶縁膜が半導体チップの厚みに起因して段差が生じた状態で形成されてしまうことに関しては何ら考慮されていない。
すなわち、半導体チップ上の層間絶縁膜に段差が生じると、その上に配線パターンを形成する際のフォトリソグラフィにおいてデフォーカスが発生しやすくなるため、所望の配線パターンを精度よく形成することが困難になる。
さらには、層間絶縁膜上に形成される配線パターンにも段差が生じるため、この配線パターンに半導体チップをフリップチップ接合する際に接合の信頼性が低下する恐れがある。
本発明は以上の課題を鑑みて創作されたものであり、電子部品が配線基板上の層間絶縁膜に埋設された構造を有する電子部品実装構造において、電子部品の厚みに起因する段差を容易に解消して平坦化することができる電子部品実装構造の製造方法及び電子部品実装構造を提供することを目的とする。
上記課題を解決するため、本発明は電子部品実装構造の製造方法に係り、配線パターンを備えた配線基板の上に未硬化の第１樹脂膜を形成する工程と、素子形成面に接続端子を備えた電子部品を、該接続端子を上側にして前記未硬化の第１樹脂膜の中に埋め込む工程と、前記電子部品を被覆する第２樹脂膜を形成する工程と、前記第１及び第２樹脂膜を熱処理して硬化させることにより絶縁膜を得る工程と、前記配線パターン及び接続端子上の前記絶縁膜の所定部にビアホールを形成する工程と、前記ビアホールを介して前記配線パターン及び前記接続端子に接続される上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする。
本発明では、まず、配線基板上に未硬化の第１樹脂膜が形成される。その後に、素子形成面に接続端子を備えた電子部品（薄型化された半導体チップなど）が、その接続端子が上側になった状態で未硬化状態の軟性の第１樹脂膜に押圧されて埋め込まれる。このとき、電子部品の素子形成面と第１樹脂膜の上面とが略同一の高さになるようにすることが好ましい。
次いで、電子部品を被覆する未硬化の第２樹脂膜が形成される。続いて、第１及び第２樹脂膜を熱処理して硬化させることにより絶縁膜が得られる。その後に、配線パターン及び接続端子上の絶縁膜にビアホールが形成され、このビアホールを介して配線パターン及び接続端子に接続される上側配線パターンが絶縁膜上に形成される。
このように、本発明では、何ら特別な平坦化工程を追加することなく、電子部品の厚みに起因する段差が解消された状態で、電子部品が絶縁膜の中に埋設されて実装される。このため、電子部品の上方に上側配線パターンを形成する際のフォトリソグラフィにおいてデフォーカスが発生する恐れがなくなるため、上側配線パターンが精度よく安定して形成されるようになる。
また、電子部品上方の上側配線パターンに上側電子部品をフリップチップ実装する場合、上側配線パターンは配線基板全体にわたって概ね同一の高さに配置されるため、上側電子部品と上側配線パターンとの接合の信頼性を向上させることができる。
上記した発明において、電子部品の背面と配線基板との間に第１樹脂膜が介在するようにすることが好ましい。このようにすることにより、第１樹脂膜が電子部品と配線基板とを接着する接着層として機能するので、実装構造が簡易になると共に、実装構造の信頼性を向上させることができる。
また、上記した発明において、電子部品として接続端子を露出させる開口部をもつパシベーション膜を備えたものを使用する場合、第２樹脂膜を省略し、電子部品上に直接上側配線パターンを形成するようにしてもよい。
また、上記した課題を解決するため、本発明は電子部品実装構造の製造方法に係り、配線パターンを備えた配線基板の上に未硬化の第１樹脂膜を形成する工程と、素子形成面に接続端子を備えた前記電子部品を、該接続端子を下側にして前記未硬化の第１樹脂膜の中に埋め込むと共に、前記接続端子を前記配線パターンに接合する工程と、前記電子部品を被覆する第２樹脂膜を形成する工程と、前記第１及び第２樹脂膜を熱処理して硬化させることにより絶縁膜を得る工程と、前記配線パターン上の前記絶縁膜の所定部にビアホールを形成する工程と、前記ビアホールを介して前記配線パターンに接続される上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする。
本発明では、まず、配線基板上に未硬化の第１樹脂膜が形成される。その後、電子部品（薄型化された半導体チップなど）がその接続端子を下側になって未硬化の第１樹脂膜の中に埋め込まれる共に、電子部品の接続端子が配線パターンにフリップチップ接続される。このとき、電子部品の背面と第１樹脂膜の上面とが略同一の高さになるように調整することが好ましい。
次いで、電子部品を被覆する第２樹脂膜が形成された後、第１及び第２樹脂膜が熱処理により硬化して絶縁膜となる。続いて、配線パターン上の絶縁膜にビアホールが形成された後に、ビアホールを介して配線パターンに接続される上側配線パターンが絶縁膜上に形成される。
このように、何ら工程を追加することなく、電子部品の厚みに起因する段差が解消された状態で電子部品が樹脂膜に埋設されると共に、電子部品の接続端子を配線基板の配線パターンにフリップチップ接続することができる。このため、前述した発明と同様に、電子部品の上方に形成される上側配線パターンを精度よく形成することができると共に、上側電子部品を上側配線パターンにフリップチップ実装する場合、信頼性がよい状態で接合される。
また、電子部品の下側隙間にアンダーフィル樹脂を特別に形成する必要がないため、製造コストを低減できる。
上記した発明において、電子部品を被覆する第２樹脂膜を省略してもよい。この場合、特に、電子部品として薄型化された半導体チップを使用するときは、半導体チップの回路パターンと上側配線パターンとがショートしないように、半導体チップ上に上側配線パターンを配置しないようにすることが好ましい。
また、上記した発明において、未硬化の樹脂膜を形成する工程の後に、電子部品の接続端子が接合される配線パターン上の樹脂膜の部分に開口部を形成し、電子部品の接続端子を樹脂膜の開口部に対応させて配置した状態で配線パターンに接合するようにしてもよい。この態様の場合、電子部品の接続端子と配線パターンとの間に樹脂が介在するおそれがなくなるので、電子部品と配線パターンとの電気接続の信頼性を向上させることができる。
以上説明したように、本発明では、配線基板上に形成された未硬化の樹脂膜に電子部品が押圧されて埋め込まれるようにしている。このため、何ら特別な平坦化工程を追加することなく、電子部品の厚みに起因する段差が解消された状態で電子部品が樹脂膜内に埋設・実装される。
このため、電子部品の上方に形成される上側配線パターンが精度よく安定して形成されるようになる。また、電子部品上方の上側配線パターンに上側電子部品をフィリップチップ実装する場合、上側電子部品と上側配線パターンとの接合の信頼性を向上させることができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
本実施形態を説明する前に、半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点について説明する。図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。
図１（ａ）に示すように、まず、所定の配線パターン（不図示）を備えたベース基板１００上に第１層間絶縁膜１０２が形成され、第１層間絶縁膜１０２に形成されたビアホール（不図示）を介してベース基板１００の配線パターンに接続されたＣｕ配線１０４が第１層間絶縁膜１０２上に形成される。このＣｕ配線１０４上には、接着層１０６を介して、接続端子１０８ａを備えた半導体チップ１０８がその接続端子１０８ａが上面になった状態で固着される。
続いて、半導体チップ１０８及びＣｕ配線１０４上に第２層間絶縁膜１１０が形成される。このとき、第２層間絶縁膜１１０は、半導体チップ１０８の段差に起因してＣｕ配線１０４上よりも半導体チップ１０８上の方が盛り上がって形成されることになる。
次いで、図１（ｂ）に示すように、半導体チップ１０８の接続端子１０８ａなどの上の第２層間絶縁膜１１０がレーザなどによりエッチングされてビアホール１１２が形成される。続いて、ビアホール１１２の内面及び第２層間絶縁膜１１０上にシードＣｕ膜（不図示）が形成された後、配線パターンが形成される部分が開口されたレジスト膜（不図示）がフォトリソグラフィにより形成される。
次いで、シードＣｕ膜をめっき給電層に利用した電解めっきにより、レジスト膜パターンの開口部にＣｕ膜パターンが形成された後、レジスト膜が除去される。続いて、Ｃｕ膜パターンをマスクにしてシードＣｕ膜がエッチングされて、配線パターン１１４が得られる。
第２層間絶縁膜１１０の上面は半導体チップ１０８の影響で段差が生じていることから、上記したレジスト膜パターンを形成する際のフォトリソグラフィにおいてデフォーカスが発生しやすい。このため、第２層間絶縁膜１１０上に形成されるレジスト膜パターンに不具合が発生しやすくなるので、所要の配線パターン１１４を精度よく形成することが困難になる。
続いて、バンプ１１６ａを備えた半導体チップ１１６のバンプ１１６ａが配線パターン１１４の接続部１１４ａにフリップチップ接合される。このとき、配線パターン１１４の接続部１１４ａは、第２層間絶縁膜１１０の段差に起因してその高さがばらついているため、半導体チップ１１６のバンプ１１６ａと配線パターン１１４の接続部１１４ａとの接合不良が発生しやすい。
以下に示す本発明の実施形態の電子部品実装構造及びその製造方法は上記した課題を解決することができる。
（第１の実施の形態）
次に、本発明の第１実施形態の電子部品実装構造の製造方法を説明する。図２〜図４は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図である。第１実施形態の電子部品実装構造の製造方法は、図２（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板２４を用意する。このベース基板２４は樹脂などの絶縁性材料から構成されている。またベース基板２４にはスルーホール２４ａが設けられていて、このスルーホール２４ａにはその内面にベース基板２４上の第１配線パターン２８に繋がるスルーホールめっき層２４ｂが形成され、その孔は樹脂２４ｃで埋め込まれている。
その後、第１配線パターン２８を被覆する樹脂などからなる第１層間絶縁膜３０を形成する。続いて、第１配線パターン２８上の第１層間絶縁膜３０の所定部をレーザやＲＩＥなどでエッチングすることにより第１ビアホール３０ｘを形成する。
続いて、第１ビアホール３０ｘを介して第１配線パターン２８に接続される第２配線パターン２８ａを第１層間絶縁膜３０上に形成する。第２配線パターン２８ａは、後述する第３配線パターンの形成方法と同様な方法で形成される。
次いで、図２（ｂ）に示すように、第２配線パターン２８ａ及び第１層間絶縁膜３０上に第１樹脂膜３２ａを形成する。第１樹脂膜３２ａとしては、エポキシ系樹脂、ポリイミド系樹脂又はポリフェニレンエーテル系樹脂などが使用される。第１樹脂膜３２ａの形成方法としては、樹脂フィルムをラミネートする方法又は樹脂膜をスピンコート法もしくは印刷により形成する方法がある。
一般的に、樹脂膜は未硬化の樹脂材が熱処理により硬化されて形成されるが、本実施形態の特徴の一つは、未硬化状態の軟らかい樹脂膜の中に半導体チップを埋め込むことにあるので、この工程では第１樹脂膜３２ａが未硬化の状態で形成される。すなわち、上記したような樹脂材を形成した後に、それを仮圧着するために５０〜１００℃でベークして未硬化の第１樹脂膜３２ａとする。
また、第１樹脂膜３２ａの膜厚は、それに埋め込まれる半導体チップの厚みを考慮して設定されるので特に限定されないが、好適には、半導体チップの厚みの２倍程度の膜厚に設定される。
次いで、図２（ｃ）に示すような半導体チップ２０（電子部品）を用意する。この半導体チップ２０の素子形成面側には、接続パッド２１ａ（接続端子）が露出していて、それ以外の部分はパシベーション膜２１ｂにより被覆されている。この半導体チップ２０を得るには、まず、素子形成面にトランジスタなどの素子とそれに接続された接続パッド２１ａとを備えた厚みが４００μｍ程度の半導体ウェハが用意される。その後、この半導体ウェハの背面が研削されて１５０μｍ程度（好適には５０μｍ程度）以下の厚みに薄型化された後に、半導体ウェハがダイシングされて個々の半導体チップ２０が得られる。
電子部品の一例として半導体チップ２０を挙げたが、コンデンサ部品などの各種電子部品を使用することができる。
その後、図２（ｃ）に示すように、半導体チップ２０をその素子形成面を上側にして（フェイスアップ）第１樹脂膜３２ａ上に配置し、半導体チップ２０を押圧することにより、未硬化の第１樹脂膜３２ａを排斥してその中に半導体チップ２０を埋め込む。このとき、半導体チップ２０は、その素子形成面と第１樹脂膜３２ａの上面とが略同一の高さになるように第１樹脂膜３２ａの中に埋め込まれる。このようにすることにより、特別に平坦化工程を追加することなしに、半導体チップ２０の厚みに起因する段差の発生が解消されて平坦化される。
なお、半導体チップ２０の素子形成面と第１樹脂膜３２ａの上面との高さが、後工程のフォトリソグラフィなどに悪影響を及ぼさない程度に相互にずれて形成されるようにしてもよいことはもちろんである。
図２（ｃ）では、膜厚が６０μｍ程度の第１樹脂膜３２ａに、厚みが３０μｍ程度の半導体チップ２０を、それらの上面が略同一の高さになるように埋め込んだ形態を例示している。このように、本実施形態では、半導体チップ２０の背面とその下方の第１層間絶縁膜３０（又は第２配線パターン２８ａ）との間に第１樹脂膜３２ａが介在するようにすることが好ましい。
なぜならば、半導体チップ２０の背面と第１層間絶縁膜３０との間に介在する第１樹脂膜３２ａが半導体チップ２０と第１層間絶縁膜３０とを接着する接着層として機能するからである。このように、本実施形態では、半導体チップ２０の背面に接着層を形成する工程を省略できるという利点もあり、製造コストを低減できるという観点からも都合がよい。
なお、半導体チップ２０及び第１樹脂膜３２ａの厚みを調整して半導体チップ２０の背面が第１層間絶縁膜３０や第１配線パターン２８ａに接触するようにして埋め込むようにしても差し支えない。この場合も、半導体チップ２０の素子形成面と第１樹脂膜３２ａの上面とが略同一の高さになるようにすることが好ましい。
次いで、図３（ａ）に示すように、半導体チップ２０を被覆する未硬化の第２樹脂膜３２ｂを形成する。第２樹脂膜３２ｂは第１樹脂膜３２ａと同様な材料及び形成方法により形成される。半導体チップ２０を第２樹脂膜３２ｂで被覆することにより、半導体チップ２０の素子形成面の段差が平坦化される。
このように、半導体チップ２０が第１樹脂膜３２ａに埋め込まれて実装されるため、第２樹脂膜３２ｂは半導体チップ２０上に局所的に盛り上がって形成されることはなく、全体にわたって平坦化された状態で形成される。
続いて、図３（ａ）の構造体を１３０〜２００℃の温度で熱処理することにより、第１樹脂膜３２ａ及び第２樹脂膜３２ｂを同時に硬化させる。このとき、第１及び第２樹脂膜３２ａ，３２ｂを真空雰囲気でプレス（押圧）しながら熱処理するようにしてもよい。真空プレスを行うことにより、第２樹脂膜３２ｂはその上面がより平坦化された状態で硬化するようになる。
これにより、第１樹脂膜３２ａ（第１絶縁膜）及び第２樹脂膜３２ｂ（第２絶縁膜）により構成される第２層間絶縁膜３２が得られる。
続いて、図３（ｂ）に示すように、半導体チップ２０の接続パッド２１ａ及び第２配線パターン２８ａ上の第２層間絶縁膜３２の所定部をレーザ又はＲＩＥなどでエッチングすることにより第２ビアホール３２ｘを形成する。
その後、図３（ｃ）に示すように、第２ビアホール３２ｘ内面及び第２層間絶縁膜３２上にシードＣｕ膜２８ｘを形成し、続いて第３配線パターンに対応する開口部２９ａを有するレジスト膜２９をフォトリソグラフィにより形成する。このとき、第２層間絶縁膜３２はその上面が全体にわたって平坦化されて形成されていることから、フォトリソグラフィにおいてデフォーカスが発生しなくなるので、所要のパターンのレジスト膜２９を精度よく安定して形成することができる。
次いで、同じく図３（ｃ）に示すように、シードＣｕ膜２８ｘをめっき給電層に利用した電解めっきにより、レジスト膜２９をマスクとしてＣｕ膜パターン２８ｙを形成する。
続いて、レジスト膜２９を除去した後、Ｃｕ膜パターン２８ｙをマスクにしてシードＣｕ膜２８ｘをエッチングする。これにより、図４（ａ）に示すように、半導体チップ２０の接続パッド２１ａ及び第２配線パターン２８ａに第２ビアホール３２ｘを介して接続される第３配線パターン２８ｂ（上側配線パターン）が第２層間絶縁膜３２上に形成される。
このように、半導体チップ２０を被覆する第２層間絶縁膜３２の上面が平坦になるようにしたので、第２層間絶縁膜３２上に第３配線パターン２８ｂを形成する際のフォトリソグラフィにおいてフォーカスマージンを大きく設定する必要がなくなる。従って、第３配線パターン２８ｂに対応する開口部を有するレジスト膜２９を精度よく安定して形成することができるようになるため、所望の第３配線パターン２８ｂが得られるようになる。
なお、第２及び第３配線パターン２８ａ，２８ｂは、上記したセミアディティブ法の他に、サブトラクティブ法又はフルアディティブ法により形成されるようにしてもよい。
また、特に図示しないが、第１樹脂膜３２ａを形成する工程から（図２（ｂ））から第３配線パターン２８ｂを形成する工程（図４（ａ））までの工程を所定回数繰り返すことにより、複数の半導体チップ２０が層間絶縁膜にそれぞれ埋設された状態で多層化されて相互接続された形態としてもよい。このような場合も、各層間絶縁膜はそれぞれ平坦化されて形成されるので、半導体チップを内蔵した層間絶縁膜と配線パターンとを何ら不具合が発生することなく積層化して形成することができる。
また、複数の層間絶縁膜のうちの任意の層間絶縁膜に半導体チップ２０が同様に埋設された形態としてもよい。さらには、ベース基板２４の裏面にも半導体チップ２０が同様に層間絶縁膜に埋設された状態で積層された形態としてもよい。
次いで、図４（ｂ）に示すように、第３配線パターン２８ｂの接続部２８ｚに開口部３６ａを有するソルダレジスト膜３６を形成する。そして、第３配線パターン２８ｂの接続部２８ｚ上にＮｉ／Ａｕめっきが施される。
続いて、バンプ２３を備えた上側半導体チップ２０ｘ（上側電子部品）を用意し、第３配線パターン２８ｂの接続部２８ｚに上側半導体チップ２０ｘのバンプ２３をフリップチップ接続する。
このとき、第３配線パターン２８ｂの接続部２８ｚは、半導体チップ２０の上方及び半導体チップ２０が存在しない領域上において高さのばらつきがなく略同一の高さに配置されるため、上側半導体チップ２０ｘのバンプ２３を接続部２８ｚに信頼性よく接合させることができる。
なお、ソルダレジスト３６の開口部３６ａにはんだボールを搭載するなどしてバンプを形成し、上側半導体チップ２０ｘの接続端子をこのバンプに接合するようにしてもよい。
以上により、本発明の第１実施形態の半導体装置１（電子部品実装構造）が完成する。
第１実施形態の半導体装置１では、ベース基板２４上に第１及び第２層間絶縁膜３０，３２と第１〜第３配線パターン２８〜２８ｂがそれぞれ積層されて形成されている。そして、半導体チップ２０は、フェイスアップで第２層間絶縁膜３２の中央部に埋め込まれた状態で実装されている。
つまり、半導体チップ２０はその下方の第１層間絶縁膜３０（又は第２配線パターン２８ａ）に接触しない状態で実装されていて、半導体チップ２０と第１層間絶縁膜３０の間には第２層間絶縁膜３２が介在している。この半導体チップ２０の背面と第１層間絶縁膜３２との間に介在する第２層間絶縁膜３２は、これらを接着する接着層の機能を兼ねている。このように、半導体チップ２０の背面に接着層を特別に設ける必要がないので、半導体装置１の構造を簡易にすることができると共に、その信頼性を向上させることができる。
そして、半導体チップ２０の接続パッド２１ａは第３配線パターン２８ｂを介してその上方に実装された上側半導体チップ２０ｘなどに電気的に接続されている。
本実施形態の半導体装置１の製造方法では、半導体チップ２０が第１樹脂膜３２ａに埋め込まれて実装されるので、半導体チップ１１上に形成される第２樹脂膜３２ｂは、半導体チップ２０の厚みによる段差の影響を受けずに平坦な状態で形成される。これにより、第２層間絶縁膜３２上に形成される第３配線パターン２８ｂが精度よく安定して形成される。
また、第１実施形態では、半導体チップ２０を被覆する第２樹脂膜３２ｂ上に第３配線パターン２８ｂが形成されるようにしている。このため、半導体チップ２０のパシベーション膜２１ｂとして絶縁耐性の信頼性が低いものを使用する場合であっても、第３配線パターン２８ｂと半導体チップ２０の回路パターンとが電気的にショートする恐れがなくなり、半導体装置１の信頼性を向上させることができる。
さらに、第３配線パターン２８ｂの接続部２８ｚが配置される高さが一定となるため、第３配線パターン２８ｂの接続部２８ｚと上側半導体チップ２０ｘのバンプ２３との接合に係るコプラナリティー（平坦度）を小さくすることができる。これにより、第３配線パターン２８ｂの接続部２８ｚと上側半導体チップ２０ｘのバンプ２３との接合不良（ブリッジやオープンなど）の発生が防止される。
（第２の実施の形態）
図５及び図６は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、半導体チップを第１樹脂膜に埋め込んで実装した後に第２樹脂膜を形成せずに半導体チップ２０上に直接第３配線パターンを形成することにある。第２実施形態では、第１実施形態と同様な工程についてはその詳しい説明を省略する。
第２実施形態の電子部品実装構造の製造方法は、図５（ａ）に示すように、まず、第１実施形態と同様な方法により、ベース基板２４上の第１層間絶縁膜３０及び第２配線パターン２８ａ上に未硬化の第１樹脂膜３２ａを形成する。
その後、図５（ｂ）に示すような半導体チップ２０ａ（電子部品）を用意する。この半導体チップ２０ａでは、素子形成面に接続パッド２１ａを備え、それ以外の部分には接続パッド２１ａを露出させる開口部２１ｘをもつパシベーション膜２１ｂ（表面保護膜）が設けられている。第２実施形態に係るパシベーション膜２１ｂとしては、絶縁耐性の信頼性が高いものが使用される。そのようなパシーベージョン膜２１ｂとしては、材料や膜厚は特に限定されないが、例えば、膜厚が０．５μｍ程度のシリコン窒化膜と膜厚が３μｍ程度以上のポリイミド樹脂膜とにより構成される。また、第１実施形態で使用した半導体チップ２０の上に接続パッド２１ａを露出させる樹脂フィルムを貼着することによりパシベーション膜２１ｂとしてもよい。
このような半導体チップ２０ａを用いることにより、第１実施形態と違って、半導体チップ２０ａ上に第２樹脂膜を介さずに直接第３配線パターン２８ａを形成しても半導体チップ２０ａの回路パターンと第３配線パターン２８ｂとが電気的にショートする恐れがなくなる。
なお、各種の電子部品実装構造の信頼性スペックに応じて、半導体チップ２０ａの回路パターンと第３配線パターン２８ｂとがショートしないように半導体チップのパシベーション膜の材料及び構造が適宜選択される。
次いで、同じく図５（ｂ）に示すように、第１実施形態と同様な方法により、この半導体チップ２０を第１樹脂膜３２ａ内に埋め込んで実装する。これにより、半導体チップ２０の素子形成面と第１樹脂膜３２ａの上面とが略同一の高さになるので、半導体チップ２０ａの厚みに起因する段差の発生が解消される。
続いて、図５（ｃ）に示すように、図５（ｂ）の構造体を１３０〜２００℃の温度で熱処理することにより第１樹脂膜３２ａを硬化させて第２層間絶縁膜３２とする。その後に、第２配線パターン２８ａ上の第２層間絶縁膜３２の所定部をレーザ又はＲＩＥでエッチングすることにより、第２ビアホール３２ｘを形成する。
次いで、図６（ａ）に示すように、第１実施形態と同様なセミアディティブ法などにより、第２層間絶縁膜３２及び半導体チップ２０ａ上に第３配線パターン２８ｂ（上側配線パターン）を形成する。第３配線パターン２８ｂは、第２ビアホール３２ｘを介して第２配線パターン２８ａに接続されると共に、パシベーション膜２１ｂの開口部２１ｘを介して半導体チップ２０の接続パッド２１ａに接続される。
第２実施形態では、半導体チップ２０ａ上に直接第３配線パターン２８ｂを形成できるようにしたことから、半導体チップ２０ａ上に第２樹脂膜を形成する工程を省略することができるので、第１実施形態より製造工程が削減されて製造コストを低減することができる。
次に、第２実施形態では、第４配線パターンをさらに形成する形態を例示する。すなわち、図６（ｂ）に示すように、第３配線パターン２８ｂを被覆する樹脂膜などからなる第３層間絶縁膜３４を形成する。続いて、第３配線パターン２８ｂ上の第３層間絶縁膜３４の所定部をレーザ又はＲＩＥでエッチングすることにより第３ビアホール３４ｘを形成する。さらに、第３ビアホール３４ｘを介して第３配線パターン２８ｂに接続される第４配線パターン２８ｃをセミアディティブ法などにより形成する。
このように、第２実施形態では、配線パターンを１層追加形成する場合においても、第１実施形態の製造方法に対して一工程削減することができる。このため、配線密度を高くして電子部品実装構造を小型化、高性能化して製造する際に、第１実施形態より製造コストを低減することができる。
次いで、図６（ｃ）に示すように、第１実施形態と同様に、第４配線パターン２８ｃの接続部２８ｚに開口部３６ａを有するソルダレジスト膜３６を形成する。その後に、上側半導体チップ２０ｘのバンプ２３を第４配線パターン２８ｃの接続部２８ｚにフリップチップ接続する。
以上により、第２実施形態の半導体装置１ａ（電子部品実装構造）が得られる。
第２実施形態においても、第１実施形態と同様な変形例を適用することができる。
第２実施形態では、第１実施形態と同様な効果を奏すると共に、半導体チップ２０ａ上に直接配線パターンを形成できるようにしたので、第１実施形態の製造方法に対して一工程削減することができ、製造コストを低減することができる。
（第３の実施の形態）
図７及び図８は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図である。第３実施形態が第１実施形態と異なる点は、半導体チップをフェイスダウンで樹脂膜の中に埋め込んでフリップチップ実装することにある。第３実施形態において、第１実施形態と同一工程についてはその詳しい説明を省略する。
第３実施形態の電子部品実装構造の製造方法は、図７（ａ）に示すように、まず、第１実施形態と同様な方法により、ベース基板２４上の第１層間絶縁膜３０及び第２配線パターン２８ａ上に未硬化の樹脂膜３２ａを形成する。
その後に、図７（ｂ）に示すような半導体チップ２０ｂ（電子部品）を用意する。この半導体チップ２０ｂは、素子形成面側に接続パッド２１ａとそれに接続されたバンプ２３を備え、１５０μｍ（好適には５０μｍ）以下に薄型化されたものである。接続パッド２１ａ及びそれに接続されたバンプ２３が接続端子の一例である。
次いで、同じく図７（ｂ）に示すように、半導体チップ２０ｂをそのバンプ２３が搭載された面を下側にして（フェイスダウン）樹脂膜３２ａ上に配置し、半導体チップ２０ｂを押圧することにより半導体チップ２０ｂを樹脂膜３２ａ中に埋め込む。これにより、半導体チップ２０ｂは樹脂膜３２ａを排斥してそのバンプ２３が第２配線パターン２８ａに接触する。しかも、半導体チップ２０ｂの背面と樹脂膜３２ａの上面とは略同一の高さになって平坦化される。
このとき、半導体チップ２０ｂの背面と樹脂膜３２ａの上面とが略同一の高さになるように、半導体チップ２０ｂの厚みと樹脂膜３２ａの膜厚が適宜調整される。例えば、半導体チップ２０ｂのチップ厚みが３０μｍ程度、バンプ２３の高さが１０μｍ程度である場合（トータルの厚み：４０μｍ程度）、樹脂膜３２ａは第２配線パターン２８ａ上で４０μｍ程度の膜厚になるように形成される。
続いて、半導体チップ２０ｂのバンプ２３と第２配線パターン２８ａとを接合する。半導体チップ２０ｂのバンプ２３がＡｕからなる場合は、第２配線パターン２８ａとして表面にＡｕ膜を有する配線を使用し、超音波フリップチップ実装により半導体チップ２０ｂのバンプ２３と第２配線パターン２８ａとを接合する。
あるいは、半導体チップ２０ｂのバンプ２３がはんだからなる場合は、第２配線パターン２８ａとしてＣｕ配線又は表面にＡｕ膜を有する配線を使用し、リフロー加熱することにより半導体チップ２０ｂのバンプ２３と第２配線パターン２８ａとを接合する。
なお、半導体チップ２０ｂのバンプ２３が接合される第２配線パターン２８ａの部分にはＮｉ／Ａｕめっきが施されている。
その後に、１３０〜２００℃の熱処理を行って樹脂膜３２ａを硬化させることにより第２層間絶縁膜３２が得られる。
これにより、図７（ｂ）に示すように、半導体チップ２０ｂが第１層間絶縁膜３２に平坦な状態で埋設され、そのバンプ２３が第２配線パターン２８ａにフリップチップ接続された構造が得られる。
本実施形態では、半導体チップ２０ｂを未硬化の樹脂膜３２ａに埋め込んで第２配線パターン２８ａにフリップチップ接続するようにしたことから、半導体チップ２０ｂの下側隙間にアンダーフィル樹脂を充填することなく樹脂膜３２が残存して充填される。このように、本実施形態では、半導体チップ２０ｂの下側隙間にアンダーフィル樹脂を充填する工程を特別に必要としないという利点もある。
次いで、図７（ｃ）に示すように、第２配線パターン２８ａ上の第２層間絶縁膜３２の所定部をレーザ又はＲＩＥでエッチングすることにより第２ビアホール３２ｘを形成する。
続いて、第１実施形態で説明したセミアディティブ法などにより、第２ビアホール３２ｘを介して第２配線パターン２８ａに接続される第３配線パターン２８ｂ（上側配線パターン）を第２層間絶縁膜３２上に形成する。第３実施形態においても、半導体チップ２０ｂの背面と第２層間絶縁膜３２の上面とは略同一の高さになって平坦化されるので、第３配線パターン２８ｂを形成する際のフォトリソグラフィの精度を向上させることができる。これにより、所望の第３配線パターン２８ｂが精度よく安定して形成される。
本実施形態では、半導体チップ２０ｂとしてその背面が研削されて薄型化されたものを使用する形態を例示しているので、第３配線パターン２８ｂと半導体チップ２０ｂの回路パターンとが電気的にショートしないように、半導体チップ２０ｂの背面上に第３配線パターン２８ｂが形成されないようにする。なお、予め半導体チップ２０ｂの背面に絶縁膜が形成されている場合は、第３配線パターン２８ｂが半導体チップ２０ｂの背面上に形成されるようにしても差し支えない。
第３実施形態においても、第１実施形態と同様に、第１樹脂膜３２ａを形成する工程から（図７（ａ））から第３配線パターン２８ｂを形成する工程（図７（ｃ））までの工程を所定回数繰り返すことにより、複数の半導体チップ２０ｂが層間絶縁膜にそれぞれ埋設された状態で多層化されて相互接続された形態としてもよい。
次いで、図８に示すように、第３配線パターン２８ｂの接続部２８ｚに開口部３６ａを有するソルダレジスト膜３６を形成する。その後に、バンプ２３を備えた上側半導体チップ２０ｘ（上側電子部品）のバンプ２３を第３配線パターン２８ｂの接続部２８ｚにフリップチップ接続する。第３実施形態においても、第３配線パターン２８ｂの接続部２８ｚは、高さのばらつきがなく略同一の高さに配置されるため、上側半導体チップ２０ｘのバンプ２３を接続部２８ｚに信頼性よく接合させることができる。
これにより、第３実施形態の半導体装置１ｂ（電子部品実装構造）が得られる。
第３実施形態の電子部品実装構造の製造方法では、半導体チップ２０ｂがフェイスダウンで未硬化の樹脂膜３２ａに埋め込まれ、さらに半導体チップ２０ｂのバンプ２３が第２配線パターン２８ａにフリップチップ接続される。
このようにすることにより、特別な平坦化工程を追加することなく、半導体チップ２０ｂがその厚みによる段差が解消された状態で第２層間絶縁膜３２に埋設され、かつ第２配線パターン２８ａにフリップチップ接続される。このため、第１実施形態と同様に、第３配線パターン２８ｂを精度よく安定して形成することができると共に、上側半導体チップ２０ｘを第３配線パターン２８ｂに信頼性よくフリップチップ接続することができる。
また、半導体チップ２０ｂの下側隙間にアンダーフィル樹脂を特別に充填する必要がないため、製造コストを低減できるという利点もある。
（第４の実施の形態）
図９及び図１０は本発明の第４実施形態の電子部品実装構造の製造方法を示す断面図である。第４実施形態が第３実施形態と異なる点は、第３実施形態と同様な方法により半導体チップを実装した後に、半導体チップ上に絶縁膜を形成することにある。これにより、配線パターンを半導体チップ上の領域にも引き回しできるようになる。第４実施形態では、第１及び第３実施形態と同一工程についての詳しい説明を省略する。
本発明の第４実施形態の電子部品実装構造の製造方法は、図９（ａ）に示すように、まず、第３実施形態と同様な方法により、半導体チップ２０ｂ（電子部品）をフェイスダウンにして未硬化の第１樹脂膜３２ａ内に埋め込むと共に、半導体チップ２０ｂのバンプ２３を第２配線パターン２８ａにフリップチップ接続する。
その後、図９（ｂ）に示すように、半導体チップ２０ｂを被覆する未硬化の第２樹脂膜３２ｂを形成する。続いて、第１及び第２樹脂膜３２ａ，３２ｂを真空雰囲気でプレス（押圧）した状態で１３０〜２００℃の温度で熱処理することにより、第１及び第２樹脂膜３２ａ，３２ｂを同時に硬化させる。これにより、第１樹脂膜３２ａ及び第２樹脂膜３２ｂにより構成される第２層間絶縁膜３２が得られる。
次いで、図９（ｃ）に示すように、第２配線パターン２８ａ上の第２層間絶縁膜３２の所定部をレーザ又はＲＩＥでエッチングすることにより、第２ビアホール３２ｘを形成する。
続いて、図１０（ａ）に示すように、第１実施形態で説明したサブアディティブ法などにより、第２ビアホール３２ｘを介して第２配線パターン２８ａに接続される第３配線パターン２８ｂ（上側配線パターン）を第２層間絶縁膜３２上に形成する。
本実施形態で使用される半導体チップ２０ｂは、その背面が研削されて１５０μｍ（好適には５０μｍ）以下に薄型化されたものであり、半導体チップ２０ｂの背面に半導体（シリコン）層が露出した状態となっている。従って、半導体チップ２０ｂの背面に直接第３配線パターン２８ｂが形成される場合、第３配線パターン２８ｂと半導体チップ２０ｂの回路パターンが電気的にショートする恐れがある。このため、前述した第３実施形態では、半導体チップ２０ｂ上には第３配線パターン２８ｂを配置しないようにしている。
しかしながら、第３実施形態では、図１０（ａ）に示すように、半導体チップ２０ｂ上に第２樹脂膜３２ｂを設け、その上に第３配線パターン２８ｂを形成するようにしたので、半導体チップ２０ｂ上の領域にも第３配線パターン２８ｂを配置することができる。
つまり、第４実施形態では第３実施形態より第３配線パターン２８ｂの引き回しの自由度を広くすることができるようになる。従って、電子部品実装構造の配線密度を高くすることができるようなり、これによって電子部品実装構造の小型化、高性能化に容易に対応することができるようになる。
次いで、図１０（ｂ）に示すように、第３配線パターン２８ｂの接続部２８ｚに開口部３６ａを有するソルダレジスト膜３６を形成する。さらに、第３配線パターン２８ｂの接続部２８ｚに上側半導体チップ２０ｘ（上側電子部品）のバンプ２３をフリップチップ接続する。
以上により、第４実施形態の半導体装置１ｃ（電子部品実装構造）が得られる。
第４実施形態は第３実施形態と同様な効果を奏すると共に、半導体チップ２０ｂの背面は第２層間絶縁膜３２（第２樹脂膜３２ｂ）で被覆されているため、半導体チップ２０ｂの上方にも第３配線パターン２８ｂを引き回すことが可能になり、配線密度を高くすることができる。
（第５の実施の形態）
図１１〜図１３は本発明の第５実施形態の電子部品実装構造の製造方法を順に示す断面図である。前述した第３及び第４実施形態では、樹脂膜を排斥して半導体チップのバンプを配線パターンに接合するので、半導体チップのバンプと配線パターンとの間に僅かな樹脂が介在するおそれがあり、電気接続の十分な信頼性が得られない場合が想定される。第５実施形態では、そのような不具合を解消することができる。なお、第５実施形態では、第１及び第３実施形態と同一工程についてはその詳しい説明を省略する。
第５実施形態の電子部品実装構造の製造方法は、図１１（ａ）に示すように、まず、第１実施形態と同様な方法により、ベース基板２４上の第１層間絶縁膜３０及び第２配線パターン２８ａ上に樹脂フィルムを貼着するなどして未硬化の第１樹脂膜３２ａを形成する。
その後、図１１（ｂ）に示すように、後に半導体チップのバンプが接合される第２配線パターン２８ａ上の第１樹脂膜３２ａの部分をレーザなどでエッチングすることにより、第２配線パターン２８ａに到達する深さの開口部３３を形成する。
このとき、半導体チップ２０ｂのバンプ２３が接合される第２配線パターン２８ａの部分にはＮｉ／Ａｕめっきが施されており、開口部３３内にＮｉ／Ａｕ層が露出した状態となる。また、この開口部３３には後に半導体チップのバンプが配置されるので、開口部３３の径は半導体チップ２０ｂのバンプ２３の径と同等又はそれ以上に設定される。
次いで、図１１（ｃ）に示すように、接続パッド２１ａとそれに接続されたバンプ２３を備えた半導体チップ２０ｂ（電子部品）を用意する。この半導体チップ２０ｂは、第３実施形態と同様に、その厚みが１５０μｍ程度以下に薄型化されたものである。
そして、第１樹脂膜３２ａの開口部３３内に露出する第２配線パターン２８ａの部分に半導体チップ２０ｂのバンプ２３が対応するようにして、半導体チップ２０ｂを第１樹脂膜３２ａ上に配置して押圧する。これにより、半導体チップ２０ｂのバンプ２３は第１樹脂膜３２ａを排斥することなく、第２配線パターン２８ａ上に接触した状態で配置される。
次いで、図１２（ａ）に示すように、第３実施形態と同様に、半導体チップ２０ｂのバンプ２３を第２配線パターン２８ａに接合する。接合方法としては、半導体チップ２０ｂのバンプ２３がＡｕからなる場合は超音波フリップチップ実装が採用され、半導体チップ２０ｂのバンプ２３がはんだからなる場合は２００〜２５０℃のリフロー加熱によるフリップチップ実装が採用される。
なお、半導体チップ２０ｂのバンプ２３が第１樹脂膜３２ａの開口部３３に配置されるとき、半導体チップ２０ｂと第１樹脂膜３２ａの開口部３３の側面との間に多少の隙間が残存する。第１樹脂膜３２ａとして熱硬化性樹脂を使用する場合は、レーザで開口部３３を形成する際の熱によってその開口部３３の側面部がある程度硬化してしまうため、第１樹脂膜３２ａのリフローによる埋め込み効果は比較的小さい。
このため、本実施形態では、半導体チップ２０ｂのバンプ２３がはんだバンプである場合は、バンプ２３をリフロー・硬化させて変形させることによりその隙間が埋め込まれるようにする。その後に、１３０〜２００℃の温度雰囲気で熱処理を行うことにより、第１樹脂膜３２ａを硬化させる。
なお、変形例としては、光硬化性樹脂はレーザで開口部３３を形成する際にその側面部が硬化しないので、第１樹脂膜３２ａとして、紫外線を照射して硬化させるときに開口部３３の内側にリフローするような特性を有する光硬化性樹脂を使用して上記した隙間を埋め込むようにしてもよい。
また、半導体チップ２０ｂのバンプ２３としてはんだを使用する場合、はんだをリフロー・硬化させる際の熱処理によって第1樹脂膜３２ａを同時に硬化させることも可能である。
このようにして、半導体チップ２０ｂは第１樹脂膜３２ａの中に埋設した状態で第２配線パターン２８ａにフリップチップ接続される。そして、第３実施形態と同様に、半導体チップ２０ｂの厚みに合わせて第１樹脂膜３２ａの膜厚が調整されているので、半導体チップ２０ｂの背面と第１樹脂膜３２ａの上面とが略同一の高さになり、半導体チップ２０ｂによる段差が解消される。
なお、必ずしも半導体チップ２０ｂの背面と第１樹脂膜３２ａの上面とを同一の高さにする必要はなく、後述するように半導体チップ２０ｂを被覆する第２樹脂膜を形成する場合は、第２樹脂膜で完全に平坦化されるようにしてもよい。
第５実施形態では、第１樹脂膜３２ａに開口部３３が形成された後に半導体チップ２０ｂのバンプ２３が開口部３３内に露出する第２配線パターン２８ａに接合されるので、半導体チップ２０ｂのバンプ２３と第２配線パターン２８ａとの接合界面に樹脂が介在するおそれがない。従って、半導体チップ２０ｂのバンプ２３が第２配線パターン２８ｂに信頼性よく接合されて良好な電気接続が得られる。
続いて、図１２（ｂ）に示すように、第１樹脂膜３２ａ及び半導体チップ２０ｂ上に第２樹脂膜３２ｂを形成する。これにより、第１樹脂膜３２ａ及び第２樹脂膜３２ｂにより構成される第２層間絶縁膜３２が得られる。
なお、第１樹脂膜３２ａを硬化する前に、未硬化の第２樹脂膜３２ｂを第１樹脂膜３２ａ上に形成し、その後に、熱処理を行って第１及び第２樹脂膜３２ａ，３２ｂを同時に硬化させるようにしてもよい。
次いで、図１２（ｃ）に示すように、第２配線パターン２８ａ上の第２層間絶縁膜３２の所定部をレーザ又はＲＩＥでエッチングすることにより、第２ビアホール３２ｘを形成する。
続いて、図１３（ａ）に示すように、第１実施形態で説明したセミアディティブ法などにより、第２ビアホール３２ｘを介して第２配線パターン２８ａに接続される第３配線パターン２８ｂ（上側配線パターン）を第２層間絶縁膜３２上に形成する。
なお、変形例としては、第３実施形態と同様に、第２樹脂膜３２ｂを形成しない形態としてもよい。この場合、図７（ｃ）と同様な構造となり、第３配線パターン２８ｂは半導体チップ２０ｂ上を避けた第１樹脂膜３２ａ上に形成される。
また、第５実施形態においても、第１樹脂膜３２ａを形成する工程から（図１１（ａ））から第３配線パターン２８ｂを形成する工程（図１３（ａ））までの工程を所定回数繰り返すことにより、複数の半導体チップ２０ｂが層間絶縁膜にそれぞれ埋設された状態で多層化されて相互接続された形態としてもよい。
続いて、図１３（ｂ）に示すように、第３配線パターン２８ｂの接続部２８ｚ上に開口部３６ａを有するソルダレジスト膜３６を形成した後に、第３配線パターン２８ｂの接続部２８ｚ上にＮｉ／Ａｕめっきを施す。その後に、第３配線パターン２８ｂの接続部２８ｚに上側半導体チップ２０ｘ（上側電子部品）のバンプ２３をフリップチップ接続する。さらに、必要に応じて、上側半導体チップ２０ｘとソルダレジスト膜２６との隙間にアンダーフィル樹脂を充填する。
以上により、第５実施形態の半導体装置１ｄ（電子部品実装構造）が得られる。
第５実施形態では、他の実施形態と同様に、特別な平坦化工程を追加することなく、半導体チップ２０ｂがその段差が解消された状態で第２層間絶縁膜３２に埋設され、かつ第２配線パターン２８ａにフリップチップ接続される。このため、他の実施形態と同様に、第３配線パターン２８ｂを精度よく安定して形成することができると共に、上側半導体チップ２０ｘを第３配線パターン２８ｂに信頼性よくフリップチップ接続することができる。
また、本実施形態では、半導体チップ２０ｂを実装する前にＮＣＰ(Non Conductive Paste)やＮＣＦ（Non Conductive Film）を形成したり、半導体チップ２０ｂを実装した後にアンダーフィル樹脂を充填したりする必要がない。つまり、半導体チップ２０ｂが埋設される第１樹脂膜３２ａが従来技術のＮＣＰやＮＣＦの機能を兼務するようにしたので、製造工程を削減することができ、これによって製造コストの低減を図ることができる。
しかも、半導体チップ２０ｂが埋設される第１樹脂膜３２ａに予め開口部３３を形成しておき、この開口部３３内に露出する第２配線パターン２８ａの部分に半導体チップ２０ｂのバンプ２３を接合するようにしている。このため、第３又は第４実施形態よりも半導体チップ２０ｂのバンプ２３が第２配線パターン２８ａに信頼性よく電気的に接続されるようになり、半導体装置１ｄの製造歩留りを向上させることができる。
図１は半導体チップが絶縁膜に埋設されて実装された半導体装置の製造における不具合な点を示す断面図である。 図２は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図(その１)である。 図３は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。 図４は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。 図５は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。 図６は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。 図７は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。 図８は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。 図９は本発明の第４実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。 図１０は本発明の第４実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。 図１１は本発明の第５実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。 図１２は本発明の第５実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。 図１３は本発明の第５実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
符号の説明
１，１ａ，１ｂ，１ｃ，１ｄ…半導体装置（電子部品実装構造）、２０，２０ａ，２０ｂ…半導体チップ（電子部品）、２０ｘ…上側半導体チップ（上側電子部品）、２１ａ…接続パッド、２１ｂ…パシベーション膜、２３…バンプ、２４…ベース基板、２４ａ…スルーホール、２４ｂ…スルーホールめっき層、２４ｃ…樹脂、２８…第１配線パターン、２８ａ…第２配線パターン、２８ｂ…第３配線パターン（上側配線パターン）、２８ｃ…第４配線パターン、２８ｘ…シードＣｕ膜、２８ｙ…Ｃｕ膜パターン、２８ｚ…接続部、２９…レジスト膜、３０…第１層間絶縁膜、３０ｘ…第１ビアホール、３２ａ…第１樹脂膜、３２ｂ…第２樹脂膜、３２…第２層間絶縁膜、３２ｘ…第２ビアホール、３４…第３層間絶縁膜、３４ｘ…第３ビアホール、３６…ソルダレジスト膜、２１ｘ，２９ａ，３３，３６ａ…開口部。

Claims (17)

  1. 配線パターンを備えた配線基板の上に未硬化の第１樹脂膜を形成する工程と、
    素子形成面に接続端子を備えた電子部品を、該接続端子を上側にして前記未硬化の第１樹脂膜の中に埋め込む工程と、
    前記電子部品を被覆する第２樹脂膜を形成する工程と、
    前記第１及び第２樹脂膜を熱処理して硬化させることにより絶縁膜を得る工程と、
    前記配線パターン及び接続端子上の前記絶縁膜の所定部にビアホールを形成する工程と、
    前記ビアホールを介して前記配線パターン及び前記接続端子に接続される上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  2. 配線パターンを備えた配線基板の上に未硬化の樹脂膜を形成する工程と、
    素子形成面に接続端子と該接続端子を露出させる開口部をもつパシベーション膜とを備えた電子部品を、該接続端子を上側にして前記未硬化の樹脂膜の中に埋め込む工程と、
    前記樹脂膜を熱処理して硬化させることにより絶縁膜を得る工程と、
    前記配線パターン上の前記絶縁膜の所定部にビアホールを形成する工程と、
    前記ビアホールを介して前記配線パターンに接続されると共に、前記開口部を介して前記接続端子に接続される上側配線パターンを、前記絶縁膜及び前記電子部品上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  3. 配線パターンを備えた配線基板の上に未硬化の樹脂膜を形成する工程と、
    素子形成面に接続端子を備えた電子部品を、該接続端子を下側にして前記未硬化の樹脂膜の中に埋め込むと共に、前記接続端子を前記配線パターンに接合する工程と、
    前記樹脂膜を熱処理して硬化させることにより絶縁膜を得る工程と、
    前記配線パターン上の前記絶縁膜の所定部にビアホールを形成する工程と、
    前記ビアホールを介して前記配線パターンに接続された上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  4. 配線パターンを備えた配線基板の上に未硬化の第１樹脂膜を形成する工程と、
    素子形成面に接続端子を備えた電子部品を、該接続端子を下側にして前記未硬化の第１樹脂膜の中に埋め込むと共に、前記接続端子を前記配線パターンに接合する工程と、
    前記電子部品を被覆する第２樹脂膜を形成する工程と、
    前記第１及び第２樹脂膜を熱処理して硬化させることにより絶縁膜を得る工程と、
    前記配線パターン上の前記絶縁膜の所定部にビアホールを形成する工程と、
    前記ビアホールを介して前記配線パターンに接続される上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  5. 前記未硬化の樹脂膜を形成する工程の後であって、前記電子部品の接続端子を前記配線パターンに接合する工程の前に、
    前記電子部品の接続端子が接合される前記配線パターン上の樹脂膜の部分に開口部を形成する工程をさらに有し、
    前記電子部品の接続端子を前記配線パターンに接合する工程は、前記電子部品の接続端子を前記樹脂膜の開口部に対応させて配置することを含むことを特徴とする請求項３又は４に記載の電子部品実装構造の製造方法。
  6. 前記電子部品の接続端子は、はんだバンプであり、
    前記電子部品の接続端子を前記配線パターンに接合する工程において、
    前記はんだバンプをリフロー・硬化して変形させることにより、前記電子部品と前記樹脂膜の開口部の側面との隙間を埋めること特徴とする請求項５に記載の電子部品実装構造。
  7. 前記電子部品を前記未硬化の樹脂膜に埋め込む工程において、前記電子部品の素子形成面又は背面と前記未硬化の樹脂膜の上面とが略同一の高さになるようにすることを特徴とする請求項１乃至６のいずれか一項に記載の電子部品実装構造の製造方法。
  8. 前記電子部品を前記未硬化の樹脂膜に埋め込む工程において、前記電子部品の背面と前記配線基板との間に前記樹脂膜が介在するようにすることを特徴とする請求項１又は２に記載の電子部品実装構造の製造方法。
  9. 前記上側配線パターンを形成する工程において、前記電子部品上には前記上側配線パターンを形成しないことを特徴とする請求項３に記載の電子部品実装構造の製造方法。
  10. 前記樹脂膜に前記電子部品を埋め込む工程から前記上側配線パターンを形成する工程を所定回数繰り返す工程をさらに有することを特徴とする請求項１乃至９のいずれか一項に記載の電子部品実装構造の製造方法。
  11. 前記上側配線パターンに上側電子部品をフリップチップ接続する工程をさらに有することを特徴とする請求項１乃至１０のいずれか一項に記載の電子部品実装構造の製造方法。
  12. 前記電子部品は、厚みが１５０μｍ程度以下の半導体チップであることを特徴とする請求項１乃至１１のいずれか一項に記載の電子部品実装構造の製造方法。
  13. 配線パターンを備えた配線基板と、
    前記配線基板の上に形成された第１絶縁膜と、
    素子形成面に接続端子を備えた電子部品の該接続端子が上側になって前記第１絶縁膜の中に埋設されている共に、前記電子部品の背面が前記配線基板に接触しない状態で実装された前記電子部品と、
    前記電子部品を被覆する第２絶縁膜と、
    前記配線パターン及び前記接続端子上の前記第１及び第２絶縁膜の所定部にそれぞれ形成されたビアホールと、
    前記第２絶縁膜上に形成され、前記ビアホールを介して前記配線パターン及び前記接続端子にそれぞれ接続される上側配線パターンとを有することを特徴とする電子部品実装構造。
  14. 配線パターンを備えた配線基板と、
    前記配線基板の上に形成された絶縁膜と、
    素子形成面に接続端子と該接続端子を露出させる開口部をもつパシベーション膜とを備えた電子部品が、前記接続端子が上側になって前記絶縁膜の中に埋設されている共に、前記電子部品の背面が前記配線基板に接触しない状態で実装された前記電子部品と、
    前記配線パターン上の前記絶縁膜の所定部に形成されたビアホールと、
    前記絶縁膜及び前記電子部品上に形成され、前記ビアホールを介して前記配線パターンに接続されると共に、前記開口部を介して前記接続端子に接続される上側配線パターンとを有することを特徴とする電子部品実装構造。
  15. 前記電子部品の素子形成面と該電子部品が埋設された前記絶縁膜の上面とは、略同一の高さになって平坦化されていることを特徴とする請求項１３又は１４に記載の電子部品実装構造。
  16. 前記電子部品は、厚みが１５０μｍ程度以下の半導体チップであることを特徴とする請求項１３乃至１５のいずれか一項に記載の電子部品実装構造。
  17. 前記絶縁膜は樹脂からなることを特徴とする請求項１２乃至１６のいずれか一項に記載の電子部品実装構造。
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