CN112151433B - 基板结构、封装结构及其制作方法 - Google Patents

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Abstract

本发明提供一种基板结构、封装结构及其制作方法。基板结构包括不锈钢板、第一绝缘材料层以及第二绝缘材料层。不锈钢板具有上表面与下表面以及连接上表面与下表面的侧表面。上表面具有上中央区域及上周围区域。下表面具有下中央区域及下周围区域。第一绝缘材料层覆盖不锈钢板的上周围区域、下周围区域以及侧表面。第二绝缘材料层连接第一绝缘材料层且覆盖不锈钢板的上中央区域以及下中央区域。第二绝缘材料层具有第一元件配置孔与第二元件配置孔。第一元件配置孔与第二元件配置孔分别暴露出不锈钢板的部分上表面与部分下表面。上述的基板结构可重复使用,藉此进行的封装结构的制作,具有较少的制作步骤且可有效地节省制作成本。

Description

基板结构、封装结构及其制作方法
技术领域
本发明涉及一种基板、封装结构及其制作方法,尤其涉及一种可重复使用的基板结构、采用此基板结构所制作出的封装结构及其制作方法。
背景技术
一般来说,具有埋入式电子元件的线路基板是先将电子元件埋入于核心基板的槽孔内,而后在基板两面形成增层线路层以与槽孔内的电子元件电性连接。采用此种方式所形成具有埋入式电子元件的线路基板,最后核心基板会成为最终产品的一部分,因此核心基板无法重复被使用,且最终产品的厚度也较厚,所用的材料较多,制程较长使成本变高。
发明内容
本发明是针对一种基板结构,可具有较佳的结构稳定性且可重复使用。
本发明是针对一种封装结构的制作方法,使用上述的基板结构来进行制作,具有较少的制作步骤且可有效地节省制作成本。
本发明是针对一种封装结构,使用上述的制作方法所制成的封装结构,可具有较薄的厚度。
根据本发明的实施例,基板结构包括不锈钢板、第一绝缘材料层以及第二绝缘材料层。不锈钢板具有彼此相对的上表面与下表面以及连接上表面与下表面的侧表面。上表面具有上中央区域及围绕上中央区域的上周围区域。下表面具有下中央区域及围绕下中央区域的下周围区域。第一绝缘材料层覆盖不锈钢板的上周围区域、下周围区域以及侧表面并暴露出上中央区域及下中央区域。第二绝缘材料层连接第一绝缘材料层且覆盖不锈钢板的上中央区域以及下中央区域。第二绝缘材料层具有第一元件配置孔与第二元件配置孔。第一元件配置孔与第二元件配置孔分别暴露出不锈钢板的部分上表面与部分下表面。
在根据本发明的实施例的基板结构中,第二绝缘材料层还具有多个第一盲孔与多个第二盲孔,其中多个第一盲孔围绕第一元件配置孔且暴露出不锈钢板的部分上表面,而多个第二盲孔围绕第二元件配置孔且暴露出不锈钢板的部分下表面。
在根据本发明的实施例的基板结构中,第一元件配置孔的孔径与第二元件配置孔的孔径大于第一盲孔的孔径与第二盲孔的孔径。
在根据本发明的实施例的基板结构中,第一绝缘材料层为防焊绿漆,而第二绝缘材料层为环氧树脂或聚亚酰胺。
在根据本发明的实施例的基板结构中,第一绝缘材料层的材质与第二绝缘材料层的材质相同。
根据本发明的实施例,封装结构的制作方法包括以下步骤。提供不锈钢板。不锈钢板具有彼此相对的上表面与下表面以及连接上表面与下表面的侧表面。上表面具有上中央区域及围绕上中央区域的上周围区域。下表面具有下中央区域及围绕下中央区域的下周围区域。形成第一绝缘材料层于不锈钢板上。第一绝缘材料层覆盖不锈钢板的上周围区域、下周围区域以及侧表面并暴露出上中央区域及下中央区域。形成第二绝缘材料层于不锈钢板上。第二绝缘材料层覆盖不锈钢板的上中央区域以及下中央区域。第二绝缘材料层具有第一元件配置孔与第二元件配置孔。第一元件配置孔与第二元件配置孔分别暴露出不锈钢板的部分上表面与所述下表面。配置第一电子元件于第一元件配置孔内。形成第一线路结构于不锈钢板的上表面上。第一线路结构与第一电子元件电性连接。分离基板结构与第一电子元件,且暴露出第一线路结构的第一下表面与第一电子元件。
在根据本发明的实施例的封装结构的制作方法中,还包括配置第二电子元件于第二元件配置孔内。形成第二线路结构于不锈钢板的下表面上。第二线路结构与第二电子元件电性连接。分离基板结构与第二电子元件,且暴露出第二线路结构的第二下表面与第二电子元件。
在根据本发明的实施例的封装结构的制作方法中,于配置第一电子元件于第一元件配置孔内及配置第二电子元件于第二元件配置孔内之前,形成种子层于第一绝缘材料层、第二绝缘材料层、第一元件配置孔及第二元件配置孔上。于分离基板结构与第一电子元件之后,移除种子层,以暴露出第一线路结构的第一下表面及第一电子元件。
在根据本发明的实施例的封装结构的制作方法中,第一线路结构包括图案化线路层、多个导电通孔及介电层。介电层覆盖种子层与第一电子元件。图案化线路层位于介电层上。多个导电通孔分别电性连接于第一电子元件的多个接垫与图案化线路层。
在根据本发明的实施例的封装结构的制作方法中,还包括形成防焊层于第一线路结构上。防焊层暴露出部分图案化线路层。
在根据本发明的实施例的封装结构的制作方法中,还包括形成多个焊球于防焊层所暴露图案化线路层上。形成封装胶体于介电层上。封装胶体覆盖第一电子元件与介电层。
在根据本发明的实施例的封装结构的制作方法中,第二线路结构包括图案化线路层、多个导电通孔及介电层。介电层覆盖种子层与第二电子元件。图案化线路层位于介电层上。多个导电通孔分别电性连接于第二电子元件的多个接垫与图案化线路层。
在根据本发明的实施例的封装结构的制作方法中,还包括于配置第一电子元件于第一元件配置孔内及配置第二电子元件于第二元件配置孔内之前,形成多个第一盲孔与多个第二盲孔于第二绝缘材料层上。多个第一盲孔围绕第一元件配置孔且暴露出不锈钢板的部分上表面。多个第二盲孔围绕第二元件配置孔且暴露出不锈钢板的部分下表面。
在根据本发明的实施例的封装结构的制作方法中,还包括分别形成多个第一复合金属垫及多个第二复合金属垫于多个第一盲孔内及多个第二盲孔内。多个第一复合金属垫分别填满多个第一盲孔且覆盖多个第一盲孔所暴露出的不锈钢板的部分上表面。多个第二复合金属垫分别填满多个第二盲孔且覆盖多个第二盲孔所暴露出的不锈钢板的部分下表面。多个第一复合金属垫的每一个与多个第二复合金属垫的每一个皆分别包括镍垫及配置于镍垫上的铜垫。
在根据本发明的实施例的封装结构的制作方法中,还包括形成种子层于第一绝缘材料层、第二绝缘材料层、第一元件配置孔、第二元件配置孔、多个第一复合金属垫及多个第二复合金属垫上。形成多个铜柱于种子层上。
在根据本发明的实施例的封装结构的制作方法中,第一线路结构至少包括第一图案化线路层、第二图案化线路层、多个第一导电通孔、多个第二导电通孔、第一介电层及第二介电层。第一介电层覆盖种子层、多个铜柱及第一电子元件。第一图案化线路层配置于第一介电层且连接至铜柱。多个第一导电通孔位于第一介电层内且电性连接第一图案化线路层与第一电子元件。第二介电层覆盖第一图案化线路层,而第二图案化线路层配置于第二介电层上。多个第二导电通孔位于第二介电层内且电性连接第一图案化线路层与第二图案化线路层。
在根据本发明的实施例的封装结构的制作方法中,还包括形成防焊层于第一线路结构上。防焊层暴露出部分第二图案化线路层。于分离基板结构与第一电子元件之后,移除种子层的第一部分,以暴露出第一介电层的下表面、第一电子元件、多个铜柱、多个第一复合金属垫及种子层的第二部分。移除多个第一复合金属垫的每一个的镍垫。
在根据本发明的实施例的封装结构的制作方法中,还包括形成封装胶体于第一介电层上,封装胶体覆盖第一电子元件、第一介电层、多个铜柱、多个第一复合金属垫的每一个的铜垫及种子层的第二部分。形成多个焊球于防焊层所暴露第二图案化线路层上。
在根据本发明的实施例的封装结构的制作方法中,还包括在形成封装胶体之前,提供至少一被动元件,配置于多个铜柱的至少一个上。
在根据本发明的实施例的封装结构的制作方法中,还包括提供第三电子元件,配置于封装胶体上。形成多个第三导电通孔于封装胶体内。第三电子元件透过多个第三导电通孔与多个铜柱电性连接。
在根据本发明的实施例的封装结构的制作方法中,第二线路结构至少包括第一图案化线路层、第二图案化线路层、多个第一导电通孔、多个第二导电通孔、第一介电层及第二介电层。第一介电层覆盖种子层、多个铜柱及第二电子元件。第一图案化线路层配置于第一介电层且连接至铜柱。多个第一导电通孔位于第一介电层内且电性连接第一图案化线路层与第二电子元件。第二介电层覆盖第一图案化线路层,而第二图案化线路层配置于第二介电层上。多个第二导电通孔位于第二介电层内且电性连接第一图案化线路层与第二图案化线路层。
根据本发明的实施例,封装结构包括线路结构以及电子元件。线路结构包括至少一图案化线路层、多个导电通孔及至少一介电层。电子元件配置于线路结构上。电子元件与图案化线路层分别位于至少一介电层的相对两侧。电子元件透过多个导电通孔与至少一图案化线路层电性连接。
在根据本发明的实施例的封装结构中,还包括防焊层。防焊层配置于至少一介电层上,且暴露出所述至少一图案化线路层。
在根据本发明的实施例的封装结构中,还包括封装胶体以及多个焊球。封装胶体配置于至少一介电层上,且覆盖至少一介电层与电子元件。多个焊球配置于防焊层所暴露出的至少一图案化线路层上。
在根据本发明的实施例的封装结构中,还包括种子层、多个铜垫以及多个铜柱。种子层配置于线路结构上且包括多个第二部分。多个铜垫配置于种子层的第二部分上。多个铜柱配置于线路结构内。至少一图案化线路层包括第一图案化线路层与第二图案化线路层。多个导电通孔包括多个第一导电通孔与多个第二导电通孔。至少一介电层包括第一介电层与第二介电层,电子元件、种子层的多个第二部分及多个铜垫位于第一介电层的第一下表面上。多个铜柱与多个第一导电通孔位于第一介电层内。第一图案化线路层位于第一介电层的第一上表面。多个铜柱电性连接多个铜垫与第一图案化线路层,电子元件透过多个第一导电通孔与第一图案化线路层电性连接。第二介电层覆盖第一介电层与第一图案化线路层。第二图案化线路层位于所述第二介电层的第二上表面上。多个第二导电通孔位于第二介电层内且电性连接第一图案化线路层与第二图案化线路层。
在根据本发明的实施例的封装结构中,还包括防焊层。防焊层配置于第二介电层上,且暴露出部分第二案化线路层。
在根据本发明的实施例的封装结构中,还包括封装胶体以及多个焊球。封装胶体配置于第一介电层上。封装胶体覆盖电子元件、第一介电层、多个铜柱、多个铜垫及种子层的第二部分。多个焊球配置于防焊层所暴露第二图案化线路层上。
在根据本发明的实施例的封装结构中,还包括至少一被动元件。至少一被动元件配置于多个铜柱的至少一个上。封装胶体更覆盖至少一被动元件。
在根据本发明的实施例的封装结构中,还包括另一电子元件以及多个第三导电通孔。另一电子元件配置于封装胶体上。多个第三导电通孔配置于封装胶体内。另一电子元件透过多个第三导电通孔与多个铜柱电性连接。
基于上述,本发明的基板结构包括不锈钢板,因此可具有较佳的结构稳定性。此外,在封装结构的制作过程中,基板结构除了可提供良好的稳定性之外,基板结构与封装结构的分离是不须经过裁切,因此基板结构可以重复使用,进而能够有效地节省制造成本。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。
附图说明
包含附图以便进一步理解本发明,且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例,并与描述一起用于解释本发明的原理。
图1A至图1I绘示为本发明一实施例的一种封装结构的制作方法的剖面示意图;
图2绘示为本发明一实施例的一种封装结构的剖面示意图;
图3A至图3H绘示为本发明另一实施例的一种封装结构的制作方法局部步骤的剖面示意图;
图4绘示为本发明另一实施例的一种封装结构的剖面示意图;
图5绘示为本发明又一实施例的一种封装结构的剖面示意图。
附图标号说明
100、100’:基板结构;
110:不锈钢板;
112:上表面;
114:下表面;
116:侧表面;
120:第一绝缘材料层;
130、130’:第二绝缘材料层;
132:第一元件配置孔;
134:第二元件配置孔;
136:第一盲孔;
138:第二盲孔;
140、140’:种子层;
142a;第一部分;
142b:第二部分;
152:第一复合金属垫;
152a、154a:镍垫;
152b、154b:铜垫;
154:第二复合金属垫;
160:铜柱
200a、200b、200c、200d、200e:封装结构;
210:第一电子元件;
212、242:主动表面;
214、244:背面;
216、246、306:接垫;
220、220’:第一线路结构;
222、252:图案化线路层;
222a、252a:第一图案化线路层
222b、252b:第二图案化线路层
224、254:导电通孔;
224a、254a:第一导电通孔
224b、254b:第二导电通孔
226、256:介电层;
226a、256a:第一介电层
226b、256b:第二介电层
226a1:第一上表面
226b1:第二上表面
228、226a2、256a2:第一下表面
258:第二下表面
230、230’:防焊层
240:第二电子元件;
250、250’:第二线路结构;
270:焊球
280、280’、280”:封装胶体
290:被动元件
300:第三电子元件
310:第三导电通孔
B、B’:焊球垫;
C1:上中央区域;
C2:下中央区域;
P1:上周围区域;
P2:下周围区域。
具体实施方式
现将详细地参考本发明的示范性实施例,示范性实施例的实例说明于附图中。只要有可能,相同元件符号在图式和描述中用来表示相同或相似部分。
图1A至图1I绘示为本发明一实施例的一种封装结构的制作方法的剖面示意图;关于本实施例的封装载板的制作方法,首先,请参考图1A,提供不锈钢板110。不锈钢板110具有彼此相对的上表面112与下表面114以及连接上表面112与下表面114的侧表面116。上表面112具有上中央区域C1及围绕上中央区域C1的上周围区域P1。下表面114具有下中央区域C2及围绕下中央区域C2的下周围区域P2。此处,不锈钢板110的材料例如是使用SUS304或其他适合的型号,不锈钢板110的厚度例如是介于0.15毫米至0.5毫米之间,且不锈钢板110的长宽的长宽例如是510毫米X510毫米,但本发明并不以此为限。
接着,请参考图1B,形成第一绝缘材料层120于不锈钢板110上。第一绝缘材料层120覆盖不锈钢板110的上周围区域P1、下周围区域P2以及侧表面116并暴露出上中央区域C1及下中央区域C2。此处,形成第一绝缘材料层120的方法例如是涂布法。
接着,请参考图1C,形成第二绝缘材料层130于不锈钢板110上。第二绝缘材料层130覆盖不锈钢板110的上中央区域C1以及下中央区域C2。此处,第二绝缘材料层130的厚度例如是70微米至100微米,且形成第二绝缘材料层130的方法例如是涂布法、贴附法或压合法。
须说明的是,本实施例不限制第一绝缘材料层120与第二绝缘材料层130的形成顺序。举例来说,于一实施例中,可在形成第二绝缘材料层130于不锈钢板110上的步骤之前,先形成第一绝缘材料层120于不锈钢板110上。此时,第二绝缘材料层130连接第一绝缘材料层120,且第一绝缘材料层120为防焊绿漆,而第二绝缘材料层130为环氧树脂或聚亚酰胺。于另一实施例中,在形成第一绝缘材料层120于不锈钢板110上的步骤时,同时形成第二绝缘材料层130于不锈钢板110上。此时,第二绝缘材料层130连接第一绝缘材料层120,且第一绝缘材料层120的材质与第二绝缘材料层130的材质相同,如环氧树脂或聚亚酰胺。此外,在本实施例中,第二绝缘材料层130的厚度与连接的第一绝缘材料层120的厚度大致相等。
接着,请参考图1D,形成第一元件配置孔132与第二元件配置孔134于第二绝缘材料层130上,其中第一元件配置孔132与第二元件配置孔134分别暴露出不锈钢板110的部分上表面112与部分下表面114。在本实施例中,第一元件配置孔132及第二元件配置孔134分别位于不锈钢板110的相对两侧。此处,第一元件配置孔132与第二元件配置孔134的孔径例如是1毫米至25毫米,且形成第一元件配置孔132与第二元件配置孔134的方法包括激光钻孔,如二氧化碳激光或紫外光激光,或机械钻孔。
特别说明的是,本实施例不限制第一元件配置孔132与第二元件配置孔134的形成方式。虽然上述是先将形成第二绝缘材料层130之后,再于第二绝缘材料层130上形成第一元件配置孔132及第二元件配置孔134。但于其他未绘示的实施例中,亦可先在第二绝缘材料层中形成通孔(未示出),再将已形成有通孔的第二绝缘材料层配置于不锈钢板上,而定义出第一元件配置孔与第二元件配置孔,此仍属于本发明所欲保护的范围。此外,本发明亦不限制第一元件配置孔132与第二元件配置孔134的个数。此处,第一元件配置孔132与第二元件配置孔134的个数相同皆为一个,但于其他未绘示的实施例中,第一元件配置孔与第二元件配置孔的个数可分别为多个,且两者的个数可相同或不同,此仍属于本发明所欲保护的范围。至此,已完成基板结构100的制作。
接着,请参考图1E,于提供上述的基板结构100之后,以溅镀或化学镀的方式形成种子层140于第一绝缘材料层120、第二绝缘材料层130、第一元件配置孔132以及第二元件配置孔134上。此处,种子层140呈环状且直接覆盖并接触第一绝缘材料层120、第二绝缘材料层130、第一元件配置孔132、第一元件配置孔132所暴露出的不锈钢板110的部分上表面112、第二元件配置孔134及第二元件配置孔134所暴露出的不锈钢板110的部分下表面114。种子层140的厚度例如是5微米至20微米,且种子层140的材料例如是铜。
接着,请参考图1F,分别配置第一电子元件210及第二电子元件240于第一元件配置孔132及第二元件配置孔134内,其中第一电子元件210与第二电子元件240分别例如是主动元件或被动元件。此处,第一电子元件210具有彼此相对的主动表面212与背面214,其中主动表面212上设置于有多个接垫216(图1F示意性地绘示二个),而背面214置于第一元件配置孔132上的种子层140上。第二电子元件240具有彼此相对的主动表面242与背面244,其中主动表面242上设置于有多个接垫246(图1F示意性地绘示二个),而背面244置于第二元件配置孔134上的种子层140上。在一实施例中,可选择性地设置黏晶材料(未示出)于种子层140和第一电子元件210之间,以及设置黏晶材料(未示出)于种子层140与第二电子元件240之间,用以固定第一电子元件210与第二电子元件240。
接着,请参考图1G,分别形成第一线路结构220及第二线路结构250于不锈钢板110的上表面112及下表面114上,其中第一线路结构220与第一电子元件210电性连接,而第二线路结构250与第二电子元件240电性连接。具体而言,在本实施例中,先分别形成介电层226、256于不锈钢板110的上表面112及下表面114上。此处,介电层226、256的材料例如是玻纤浸树脂(PP)、味之素构成膜(ABF)或其他适当的介电材料,而形成介电层226、256的方法例如是涂布法、贴附法或压合法。此时,在介电层226、256相对远离种子层140的表面上具有超薄铜皮(未示出)。紧接着,进行激光钻孔(如二氧化碳激光或紫外光激光)及镀铜制程,分别形成多个导电通孔224、254于介电层226、256中,并接续分别形成图案化线路层222、252于介电层226、256相对远离种子层140的表面上。如此,图案化线路层222通过导电通孔224电性连接于第一电子元件210的接垫216,而图案化线路层252通过导电通孔254电性连接于第二电子元件240的接垫246。此处,第一线路结构220及第二线路结构250具体化为单层图案化线路层,可为一般线路或细线路。此外,在另一未绘示的实施例中,可重复上述步骤以形成多层图案化线路层,本发明于此并不加以限制。
简言之,本实施例的第一线路结构220包括图案化线路层222、导电通孔224及介电层226,其中介电层226覆盖种子层140与第一电子元件210,而图案化线路层222位于介电层226上,且导电通孔224分别电性连接于第一电子元件210的接垫216与图案化线路层222。第二线路结构250包括图案化线路层252、导电通孔254及介电层256,其中介电层256覆盖种子层140与第二电子元件240,而图案化线路层252位于介电层256上,且导电通孔254分别电性连接于第二电子元件240的接垫246与图案化线路层252。至此,已完成第一线路结构220及第二线路结构250的制作。
请继续参考图1G,形成防焊层230于第一线路结构220及第二线路结构250上,其中防焊层230暴露出部分图案化线路层222、252,而形成多个焊球垫B。此处,防焊层230的材料例如是防焊绿漆或其他适当的防焊材料,形成防焊层230的方法例如是涂布法、贴附法或压合法。
接着,请同时参考图1H与图1I,分离基板结构100与第一电子元件210,并分离基板结构100与第二电子元件240,且暴露出第一线路结构220的第一下表面228与第一电子元件210以及暴露出第二线路结构250的第二下表面258与第二电子元件240。具体而言,利用机械分离的方法,将基板结构100大致沿着种子层140进行分离。接着,移除种子层140,以暴露出第一线路结构220的第一下表面228及第一电子元件210,以及暴露出第二线路结构250的第二下表面258及第二电子元件240。移除种子层140的方法例如是蚀刻法,但并不以此为限。至此,已完成封装结构200a的制作。
值得一提的是,由于本实施例分离基板结构100与第一电子元件210及第二电子元件240的方式不是透过裁切,因此分离后的基板结构100可再重复用来制作封装结构。相较于熟知须经过裁切来拆板的方式而言,本实施例的基板结构100具有可以重复使用的优势,进而能够有效地节省制造成本。
由于本实施例是以包括不锈钢板110的基板结构100作为载板,因此在进行第一线路结构220及第二线路结构250制程或后续的制程时,能够提供良好的稳定性,进而改善产品的平整度。再者,与熟知制程比较,本实施例的封装结构200a的制程步骤少且可同时形成二个封装结构,其所采用材料少且不锈钢板110的价格低廉,可显著地降低制作成本且提高生产效率。此外,本实施例以第二绝缘材料层130可采用激光钻孔制程来定义第一元件配置孔132及第二元件配置孔134,因此成本较低且效率高,且加工更为容易。
在结构上,请再参考图1I,封装结构200a包括线路结构(即第一线路结构220)以及电子元件(即第一电子元件210)。第一线路结构220包括至少一图案化线路层222、多个导电通孔224及至少一介电层226。第一电子元件210配置于第一线路结构220上,其中第一电子元件210与图案化线路层222分别位于介电层226的相对两侧,且第一电子元件210透过导电通孔224与图案化线路层222电性连接。再者,本实施例的封装结构200a还可包括防焊层230,其中防焊层230配置于介电层226上,且暴露出部分图案化线路层222,而定义出焊球垫B。此处,本实施例的封装结构200a可视为一外挂式基板,但并不以此为限。
图2绘示为本发明一实施例的一种封装结构的剖面示意图。请同时参考图1I与图2,本实施例的封装结构200b与封装结构200a相似,两者差异在于:本实施例的封装结构200b还包括形成多个焊球270(图2示意性地绘示四个)于防焊层230所暴露图案化线路层222上,其中焊球270分别位于焊球垫B上,且与图案化线路层222电性连接。此外,本实施例的封装结构200b还包括形成封装胶体280于介电层226上,其中封装胶体280覆盖介电层226与第一电子元件210,以保护第一电子元件210。
图3A至图3H绘示为本发明另一实施例的一种封装结构的制作方法局部步骤的剖面示意图。本实施例沿用前述实施例的元件标号与部分内容,其中采用相同的标号来表示相同或近似的元件,并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例,本实施例不再重复赘述。
请参考图3A,于图1D的步骤之后,形成多个第一盲孔136(图3A示意性地绘示二个)与多个第二盲孔138(图3A示意性地绘示二个)于第二绝缘材料层130’上,其中第一盲孔136围绕第一元件配置孔132且暴露出不锈钢板110的部分上表面112,而第二盲孔138围绕第二元件配置孔134且暴露出不锈钢板110的部分下表面114。此处,形成第一盲孔136与第二盲孔138的方法包括激光钻孔,如二氧化碳激光或紫外光激光,或机械钻孔。第一盲孔136与第二盲孔138的深度例如是30微米至100微米,而第一盲孔136与第二盲孔138例如是圆形孔或矩形孔。较佳地,第一元件配置孔132与第二元件配置孔134的孔径大于第一盲孔136与第二盲孔138的孔径。至此,已完成基板结构100’的制作。
接着,请参考图3B,于提供上述的基板结构100’之后,分别形成多个第一复合金属垫152(图3B示意性地绘示二个)及多个第二复合金属垫154(图3B示意性地绘示二个)于第一盲孔136及第二盲孔138内。具体而言,第一复合金属垫152分别填满第一盲孔136且覆盖第一盲孔136所暴露出的不锈钢板110的部分上表面112。第二复合金属垫154则分别填满第二盲孔138且覆盖第二盲孔138所暴露出的不锈钢板110的部分下表面114。此处,第一复合金属垫152包括镍垫152a及配置于镍垫152a上的铜垫152b。第二复合金属垫154包括镍垫154a及配置于镍垫154a上的铜垫154b。此处,第一复合金属垫152、第二复合金属垫154例如是先以电镀的方式形成镍垫152a、154a,接着再镀铜垫152b、154b至填满第一盲孔136及第二盲孔138。也就是说,第一复合金属垫152及第二复合金属垫154的厚度分别与所连接的第二绝缘材料层130’的厚度相同。
接着,请参考图3C,以溅镀或化学镀的方式形成种子层140’于第一绝缘材料层120、第二绝缘材料层130’、第一元件配置孔132、第二元件配置孔134、第一复合金属垫152及第二复合金属垫154上。此处,种子层140’呈环状且直接覆盖第一绝缘材料层120、第二绝缘材料层130’、第一元件配置孔132、第二元件配置孔134、第一复合金属垫152以及第二复合金属垫154。种子层140’的厚度例如是5微米至20微米,且种子层140’的材料例如是铜。
接着,请参考图3D,形成多个铜柱160(图3D示意性地绘示四个)于种子层140’上。此处,形成多个铜柱160的方法例如是电镀,且铜柱160的高度例如是介于20微米至50微米之间。
接着,请参考图3E,分别配置第一电子元件210及第二电子元件240于第一元件配置孔132及第二元件配置孔134。此时,第一电子元件210的接垫216与铜柱160朝同一方向。第二电子元件240的接垫246与铜柱160朝同一方向。此外,在另一未绘示的实施例中,也可选择性地设置黏晶材料(未示出)于种子层140’与第一电子元件210之间以及于种子层140’与第二电子元件240之间,而固定第一电子元件210与第二电子元件240。
接着,请参考图3F,分别形成第一线路结构220’及第二线路结构250’于不锈钢板110的上表面112及下表面114上,且分别与第一电子元件210及第二电子元件240电性连接。此处,第一线路结构220’至少包括第一图案化线路层222a、第二图案化线路层222b、多个第一导电通孔224a(图3F示意性地绘示二个)、多个第二导电通孔224b(图3F示意性地绘示四个)、第一介电层226a及第二介电层226b。第一介电层226a覆盖种子层140’、铜柱160及第一电子元件210。第一图案化线路层222a配置于第一介电层226a相对远离不锈钢板110的表面上,并连接至铜柱160。第一导电通孔224a位于第一介电层226a内且电性连接第一图案化线路层222a与第一电子元件210。第二介电层226b覆盖第一图案化线路层222a,而第二图案化线路层222b配置于第二介电层226b上。第二导电通孔224b位于第二介电层226b内且电性连接第一图案化线路层222a与第二图案化线路层222b。第二线路结构250’至少包括第一图案化线路层252a、第二图案化线路层252b、多个第一导电通孔254a(图3F示意性地绘示二个)、多个第二导电通孔254b(图3F示意性地绘示四个)、第一介电层256a及第二介电层256b。第一介电层256a覆盖种子层140’、铜柱160及第二电子元件240。第一图案化线路层252a配置于第一介电层256a相对远离于不锈钢板110的下表面114的表面上,并连接至铜柱160。第一导电通孔254a位于第一介电层256a内且电性连接第一图案化线路层252a与第二电子元件240。第二介电层256b覆盖第一图案化线路层252a,而第二图案化线路层252b配置于第二介电层256b上。第二导电通孔254b位于第二介电层256b内且电性连接第一图案化线路层252a与第二图案化线路层252b。简言之,本实施例的第一线路结构220’及第二线路结构250’分别为多层线路结构。至此,已完成第一线路结构220’及第二线路结构250’的制作。
须说明的是,本发明对图案化线路层的数量并不加以限制。再者,于本实施例中,形成第一介电层226a、256a的方法例如是的方法例如是涂布法、贴附法或压合法。较佳的,形成第一介电层226a、256a于种子层140’上,且第一介电层226a、256a的厚度高于铜柱160的高度,其中上述的高度差例如是介于5微米至15微米之间。在种子层140’上形成第一介电层226a、256a后,可通过刷磨方式使铜柱160的顶端显露。
接着,请继续参考图3F,形成防焊层230’于第一线路结构220’及第二线路结构250’上,其中防焊层230’暴露出部分第二图案化线路层222b、252b,而定义出焊球垫B’。此处,防焊层230’的材料例如是防焊绿漆或其他适当的防焊材料,形成防焊层230’的方法例如是涂布法、贴附法或压合法。
接着,请同时参考图3G与图3H,分离基板结构100’与第一电子元件210,并分离基板结构100’与第二电子元件240。此处,利用机械分离的方法,将基板结构100’大致沿着种子层140’进行分离。接着,移除种子层140’的第一部分142a,以暴露出第一介电层226a、256a的第一下表面226a2、256a2、第一电子元件210、第二电子元件240、铜柱160、第一复合金属垫152、第二复合金属垫154及种子层140’的第二部分142b。之后,移除第一复合金属垫152与第二复合金属垫154的每一个的镍垫152a、154a,以暴露出铜垫152b、154b。至此,封装结构200c的制作。
由于本实施例是以包括不锈钢板110的基板结构100’作为载板,因此在进行第一线路结构220’及第二线路结构250’制程或后续的制程时,能够提供良好的稳定性,进而改善产品的平整度。再者,与熟知制程比较,本实施例的封装结构200c的制程步骤少且可同时形成二个封装结构,其所采用材料少且不锈钢板110的价格低廉,可显著地降低制作成本且提高生产效率。此外,本实施例以第二绝缘材料层130’并采用激光钻孔制程来定义第一元件配置孔132、第二元件配置孔134、第一盲孔136及第二盲孔138,成本较低且效率高,且加工更为容易。
在结构上,请同时参考图1I与图3H,封装结构200c与封装结构200a相似,主要差异在于:封装结构200c更包括种子层140’、多个铜垫152b以及多个铜柱160。种子层140’配置于线路结构(即第一线路结构220’)上且包括彼此分离的多个种子层140’的第二部分142b。铜垫152b配置于种子层140’的第二部分142b上。铜柱160配置于第一线路结构220’内。第一线路结构220’包括第一图案化线路层222a、第二图案化线路层222b、第一导电通孔224a、第二导电通孔224b、第一介电层226a以及第二介电层226b。第一电子元件210、第二部分142b及铜垫152b位于第一介电层226a的第一下表面226a2上。铜柱160与第一导电通孔224a位于第一介电层226a内。第一图案化线路层222a位于第一介电层226a的第一上表面226a1。部分铜柱160电性连接铜垫152b与第一图案化线路层222a,而第一电子元件210透过第一导电通孔224a与第一图案化线路层222a电性连接。第二介电层226b覆盖第一介电层226a与第一图案化线路层222a。第二图案化线路层222b位于第二介电层226b的第二上表面226b1上。第二导电通孔224b位于第二介电层226b内且电性连接第一图案化线路层222a与第二图案化线路层222b。此外,本实施例的封装结构200c还更包括防焊层230’,其中防焊层230’暴露出部分第二图案化线路层222b,而定义出焊球垫B’。
图4绘示为本发明另一实施例的一种封装结构的剖面示意图。请同时参考图3H与图4,本实施例的封装结构200d与封装结构200c相似,两者差异在于:本实施例的封装结构200d更包括提供至少一被动元件290(图4示意性地绘示二个)配置于铜柱160上。接着,形成封装胶体280’于第一介电层226a上,其中封装胶体280’覆盖第一电子元件210、第一介电层226a、铜柱160、第一复合金属垫152的铜垫152b及种子层140’的第二部分142b。之后,形成多个焊球270(图4示意性地绘示四个)于防焊层230’所暴露第二图案化线路层222b上,其中焊球270分别位于焊球垫B’上。
图5绘示为本发明又一实施例的一种封装结构的剖面示意图。请同时参照图4与图5,本实施例的封装结构200e与封装结构200d相似,两者差异在于:本实施例的封装结构200e还包括配置于封装胶体280”上的电子元件300(即第三电子元件)。接着,形成多个导电通孔310(即第三导电通孔,图5示意性地绘示二个)于封装胶体280”内,其中电子元件300的接垫306透过导电通孔310电性连接于铜柱160。此处,封装结构200e可视为一种层迭封装(PackageOnPackage,POP)。
综上所述,本发明的基板结构包括不锈钢板,因此可具有较佳的结构稳定性。再者,由于本发明是以包括不锈钢板的基板结构作为载板,因此在进行线路结构的制程或后续的制程时,能够提供良好的稳定性,进而改善产品的平整度。与熟知制程比较,本发明的封装载板的制程步骤少且可同时形成二个封装载板,其所采用材料少且不锈钢板的价格低廉,可显著地降低制作成本且提高生产效率。此外,由于基板结构具有包覆不锈钢板的侧表面的第一绝缘材料层,因此在分离基板结构与复合金属垫时,可以以第一绝缘材料层与种子层之间的接口作为分离的起始点,能够容易地将种子层自基板结构分开。相较于熟知技术,本发明的基板结构及第一线路结构不须经过裁切,且在制程完成后,基板结构可以重复使用,进而能够有效地节省制造成本。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种基板结构,其特征在于,包括:
不锈钢板,具有彼此相对的上表面与下表面以及连接所述上表面与所述下表面的侧表面,所述上表面具有上中央区域及围绕所述上中央区域的上周围区域,而所述下表面具有下中央区域及围绕所述下中央区域的下周围区域;
第一绝缘材料层,覆盖所述不锈钢板的所述上周围区域、所述下周围区域以及所述侧表面并暴露出所述上中央区域及所述下中央区域;以及
第二绝缘材料层,连接所述第一绝缘材料层且覆盖所述不锈钢板的所述上中央区域以及所述下中央区域,所述第二绝缘材料层具有第一元件配置孔与第二元件配置孔,所述第一元件配置孔与所述第二元件配置孔分别暴露出所述不锈钢板的部分所述上表面与部分所述下表面。
2.根据权利要求1所述的基板结构,其特征在于,所述第二绝缘材料层还具有多个第一盲孔与多个第二盲孔,其中所述多个第一盲孔围绕所述第一元件配置孔且暴露出所述不锈钢板的部分所述上表面,而所述多个第二盲孔围绕所述第二元件配置孔且暴露出所述不锈钢板的部分所述下表面。
3.根据权利要求2所述的基板结构,其特征在于,所述第一元件配置孔的孔径与所述第二元件配置孔的孔径大于所述多个第一盲孔的孔径与所述多个第二盲孔的孔径。
4.根据权利要求1所述的基板结构,其特征在于,所述第一绝缘材料层为防焊绿漆,而所述第二绝缘材料层为环氧树脂或聚亚酰胺。
5.根据权利要求1所述的基板结构,其特征在于,所述第一绝缘材料层的材质与所述第二绝缘材料层的材质相同。
6.一种封装结构的制作方法,其特征在于,包括:
提供基板结构,包括:
提供不锈钢板,所述不锈钢板具有彼此相对的上表面与下表面以及连接所述上表面与所述下表面的侧表面,所述上表面具有上中央区域及围绕所述上中央区域的上周围区域,而所述下表面具有下中央区域及围绕所述下中央区域的下周围区域;
形成第一绝缘材料层于所述不锈钢板上,所述第一绝缘材料层覆盖所述不锈钢板的所述上周围区域、所述下周围区域以及所述侧表面并暴露出所述上中央区域及所述下中央区域;以及
形成第二绝缘材料层于所述不锈钢板上,所述第二绝缘材料层覆盖所述不锈钢板的所述上中央区域以及所述下中央区域,所述第二绝缘材料层具有第一元件配置孔与第二元件配置孔,所述第一元件配置孔与所述第二元件配置孔分别暴露出所述不锈钢板的部分所述上表面与部分所述下表面;
配置第一电子元件于所述第一元件配置孔内;
形成第一线路结构于所述不锈钢板的所述上表面上,其中所述第一线路结构与所述第一电子元件电性连接;以及
分离所述基板结构与所述第一电子元件,且暴露出所述第一线路结构的第一下表面与所述第一电子元件。
7.根据权利要求6所述的封装结构的制作方法,其特征在于,还包括:
配置第二电子元件于所述第二元件配置孔内;
形成第二线路结构于所述不锈钢板的所述下表面上,其中所述第二线路结构与所述第二电子元件电性连接;以及
分离所述基板结构与所述第二电子元件,且暴露出所述第二线路结构的第二下表面与所述第二电子元件。
8.根据权利要求7所述的封装结构的制作方法,其特征在于,还包括:
于配置所述第一电子元件于所述第一元件配置孔内及配置所述第二电子元件于所述第二元件配置孔内之前,形成种子层于所述第一绝缘材料层、所述第二绝缘材料层、所述第一元件配置孔及所述第二元件配置孔上;以及
于分离所述基板结构与所述第一电子元件之后,移除所述种子层,以暴露出所述第一线路结构的所述第一下表面及所述第一电子元件。
9.根据权利要求8所述的封装结构的制作方法,其特征在于,所述第一线路结构包括图案化线路层、多个导电通孔及介电层,所述介电层覆盖所述种子层与所述第一电子元件,而所述图案化线路层位于所述介电层上,且所述多个导电通孔分别电性连接于所述第一电子元件的多个接垫与所述图案化线路层。
10.根据权利要求9所述的封装结构的制作方法,其特征在于,还包括:
形成防焊层于所述第一线路结构上,所述防焊层暴露出部分所述图案化线路层。
11.根据权利要求10所述的封装结构的制作方法,其特征在于,还包括:
形成多个焊球于所述防焊层所暴露所述图案化线路层上;以及
形成封装胶体于所述介电层上,所述封装胶体覆盖所述第一电子元件与所述介电层。
12.根据权利要求8所述的封装结构的制作方法,其特征在于,所述第二线路结构包括图案化线路层、多个导电通孔及介电层,所述介电层覆盖所述种子层与所述第二电子元件,而所述图案化线路层位于所述介电层上,且所述多个导电通孔分别电性连接于所述第二电子元件的多个接垫与所述图案化线路层。
13.根据权利要求7所述的封装结构的制作方法,其特征在于,还包括:
于配置所述第一电子元件于所述第一元件配置孔内及配置所述第二电子元件于所述第二元件配置孔内之前,形成多个第一盲孔与多个第二盲孔于所述第二绝缘材料层上,其中所述多个第一盲孔围绕所述第一元件配置孔且暴露出所述不锈钢板的部分所述上表面,而所述多个第二盲孔围绕所述第二元件配置孔且暴露出所述不锈钢板的部分所述下表面。
14.根据权利要求13所述的封装结构的制作方法,其特征在于,还包括:
分别形成多个第一复合金属垫及多个第二复合金属垫于所述多个第一盲孔内及所述多个第二盲孔内,所述多个第一复合金属垫分别填满所述多个第一盲孔且覆盖所述多个第一盲孔所暴露出的所述不锈钢板的部分所述上表面,所述多个第二复合金属垫分别填满所述多个第二盲孔且覆盖所述多个第二盲孔所暴露出的所述不锈钢板的部分所述下表面,所述多个第一复合金属垫的每一个与所述多个第二复合金属垫的每一个皆分别包括镍垫及配置于所述镍垫上的铜垫。
15.根据权利要求14所述的封装结构的制作方法,其特征在于,还包括:
形成种子层于所述第一绝缘材料层、所述第二绝缘材料层、所述第一元件配置孔、所述第二元件配置孔、所述多个第一复合金属垫及所述多个第二复合金属垫上;以及
形成多个铜柱于所述种子层上。
16.根据权利要求15所述的封装结构的制作方法,其特征在于,所述第一线路结构至少包括第一图案化线路层、第二图案化线路层、多个第一导电通孔、多个第二导电通孔、第一介电层及第二介电层,所述第一介电层覆盖所述种子层、所述多个铜柱及所述第一电子元件,而所述第一图案化线路层配置于所述第一介电层且连接至所述铜柱,所述多个第一导电通孔位于所述第一介电层内且电性连接所述第一图案化线路层与所述第一电子元件,所述第二介电层覆盖所述第一图案化线路层,而所述第二图案化线路层配置于所述第二介电层上,所述多个第二导电通孔位于所述第二介电层内且电性连接所述第一图案化线路层与所述第二图案化线路层。
17.根据权利要求16所述的封装结构的制作方法,其特征在于,还包括:
形成防焊层于所述第一线路结构上,所述防焊层暴露出部分所述第二图案化线路层;
于分离所述基板结构与所述第一电子元件之后,移除所述种子层的第一部分,以暴露出所述第一介电层的下表面、所述第一电子元件、所述多个铜柱、所述多个第一复合金属垫及所述种子层的第二部分;以及
移除所述多个第一复合金属垫的每一个的所述镍垫。
18.根据权利要求17所述的封装结构的制作方法,其特征在于,还包括:
形成封装胶体于所述第一介电层上,所述封装胶体覆盖所述第一电子元件、所述第一介电层、所述多个铜柱、所述多个第一复合金属垫的每一个的所述铜垫及所述种子层的所述第二部分;以及
形成多个焊球于所述防焊层所暴露所述第二图案化线路层上。
19.根据权利要求18所述的封装结构的制作方法,其特征在于,还包括:
在形成所述封装胶体之前,提供至少一被动元件,配置于所述多个铜柱的至少一个上。
20.根据权利要求18所述的封装结构的制作方法,其特征在于,还包括:
提供第三电子元件,配置于所述封装胶体上;以及
形成多个第三导电通孔于所述封装胶体内,所述第三电子元件透过所述多个第三导电通孔与所述多个铜柱电性连接。
21.根据权利要求15所述的封装结构的制作方法,其特征在于,所述第二线路结构至少包括第一图案化线路层、第二图案化线路层、多个第一导电通孔、多个第二导电通孔、第一介电层及第二介电层,所述第一介电层覆盖所述种子层、所述多个铜柱及所述第二电子元件,而所述第一图案化线路层配置于所述第一介电层且连接至所述铜柱,所述多个第一导电通孔位于所述第一介电层内且电性连接所述第一图案化线路层与所述第二电子元件,所述第二介电层覆盖所述第一图案化线路层,而所述第二图案化线路层配置于所述第二介电层上,所述多个第二导电通孔位于所述第二介电层内且电性连接所述第一图案化线路层与所述第二图案化线路层。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0654961A1 (en) * 1993-11-24 1995-05-24 Vlt Corporation Enhancing electrical insulation between circuit elements
EP1441389A2 (en) * 2003-01-23 2004-07-28 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
CN101777548A (zh) * 2009-01-13 2010-07-14 日月光半导体制造股份有限公司 内埋芯片基板及其制作方法
KR20110048338A (ko) * 2009-11-02 2011-05-11 삼성전기주식회사 광학소자용 패키지 기판 및 그 제조방법
JP2011187473A (ja) * 2010-03-04 2011-09-22 Nec Corp 半導体素子内蔵配線基板
CN103187314A (zh) * 2011-12-30 2013-07-03 旭德科技股份有限公司 封装载板及其制作方法
CN103378014A (zh) * 2012-04-13 2013-10-30 旭德科技股份有限公司 封装载板及其制作方法
CN103929895A (zh) * 2013-01-15 2014-07-16 宏启胜精密电子(秦皇岛)有限公司 具有内埋元件的电路板、其制作方法及封装结构
US9860980B1 (en) * 2016-07-05 2018-01-02 Unimicron Technology Corp. Circuit board element
CN108987371A (zh) * 2017-06-02 2018-12-11 旭德科技股份有限公司 元件内埋式封装载板及其制作方法
CN109788665A (zh) * 2017-11-14 2019-05-21 何崇文 含电子元件的线路基板及其制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290021A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 部品内蔵プリント配線板、同配線板の製造方法および電子機器
US10685904B2 (en) * 2014-11-21 2020-06-16 Delta Electronics, Inc. Packaging device and manufacturing method thereof

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0654961A1 (en) * 1993-11-24 1995-05-24 Vlt Corporation Enhancing electrical insulation between circuit elements
EP1441389A2 (en) * 2003-01-23 2004-07-28 Shinko Electric Industries Co., Ltd. Electronic parts packaging structure and method of manufacturing the same
CN101777548A (zh) * 2009-01-13 2010-07-14 日月光半导体制造股份有限公司 内埋芯片基板及其制作方法
KR20110048338A (ko) * 2009-11-02 2011-05-11 삼성전기주식회사 광학소자용 패키지 기판 및 그 제조방법
JP2011187473A (ja) * 2010-03-04 2011-09-22 Nec Corp 半導体素子内蔵配線基板
CN103187314A (zh) * 2011-12-30 2013-07-03 旭德科技股份有限公司 封装载板及其制作方法
CN103378014A (zh) * 2012-04-13 2013-10-30 旭德科技股份有限公司 封装载板及其制作方法
CN103929895A (zh) * 2013-01-15 2014-07-16 宏启胜精密电子(秦皇岛)有限公司 具有内埋元件的电路板、其制作方法及封装结构
US9860980B1 (en) * 2016-07-05 2018-01-02 Unimicron Technology Corp. Circuit board element
CN108987371A (zh) * 2017-06-02 2018-12-11 旭德科技股份有限公司 元件内埋式封装载板及其制作方法
CN109788665A (zh) * 2017-11-14 2019-05-21 何崇文 含电子元件的线路基板及其制作方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Challenges in Modification of Electronic Components;Russell T. Winslow;《IEEE TRANSACTIONS ON COMPONENTS AND PACKAGING TECHNOLOGIES》;361-363 *
印刷电路板及电子封装今后的技术发展;田民波;《印刷电路信息》;46-40 *

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