KR20040030301A - 회로 장치의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 claims abstract description 65
- 238000005530 etching Methods 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 229920005989 resin Polymers 0.000 claims abstract description 30
- 239000011347 resin Substances 0.000 claims abstract description 30
- 230000008569 process Effects 0.000 claims abstract description 17
- 238000007789 sealing Methods 0.000 claims abstract description 13
- 238000010030 laminating Methods 0.000 claims abstract description 3
- 239000000463 material Substances 0.000 claims description 20
- 238000007747 plating Methods 0.000 claims description 19
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 claims description 18
- 239000010949 copper Substances 0.000 claims description 10
- 230000005684 electric field Effects 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- 229910021578 Iron(III) chloride Inorganic materials 0.000 claims description 9
- 229960003280 cupric chloride Drugs 0.000 claims description 9
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 239000004332 silver Substances 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims description 5
- 229910052740 iodine Inorganic materials 0.000 claims description 5
- 239000011630 iodine Substances 0.000 claims description 5
- 238000005096 rolling process Methods 0.000 claims description 5
- 238000009713 electroplating Methods 0.000 claims description 4
- 229920001187 thermosetting polymer Polymers 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 2
- 238000012545 processing Methods 0.000 claims description 2
- 229920005992 thermoplastic resin Polymers 0.000 claims description 2
- 238000005304 joining Methods 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 9
- 239000010408 film Substances 0.000 description 171
- 239000010410 layer Substances 0.000 description 96
- 239000000243 solution Substances 0.000 description 16
- 229910000679 solder Inorganic materials 0.000 description 11
- 239000011889 copper foil Substances 0.000 description 6
- 238000012546 transfer Methods 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- JYLNVJYYQQXNEK-UHFFFAOYSA-N 3-amino-2-(4-chlorophenyl)-1-propanesulfonic acid Chemical compound OS(=O)(=O)CC(CN)C1=CC=C(Cl)C=C1 JYLNVJYYQQXNEK-UHFFFAOYSA-N 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 239000004840 adhesive resin Substances 0.000 description 1
- 229920006223 adhesive resin Polymers 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000012789 electroconductive film Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85439—Silver (Ag) as principal constituent
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- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2924/01029—Copper [Cu]
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- H01L2924/01047—Silver [Ag]
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- H01L2924/01059—Praseodymium [Pr]
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- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H01L2924/01079—Gold [Au]
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- H01L2924/014—Solder alloys
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- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10162—Shape being a cuboid with a square active surface
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
- H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
- H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Abstract
종래, 도전 패턴을 가진 플렉시블 시트를 지지 기판으로서 채용하고, 이 위에 반도체 소자를 실장하여, 전체를 몰드한 반도체 장치가 개발되어 있다. 이 경우 다층 배선 구조를 형성할 수 없는 문제나 제조 공정에서의 절연 수지 시트의 휘어짐이 현저한 문제를 발생시킨다. 얇은 제1 도전막(11)과 두꺼운 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 이용한다. 제1 도전막(11)을 에칭함으로써 제1 도전 배선층(11A)을 형성하는 공정에서는, 제3 도전막(13)에서 에칭이 스톱함으로써, 에칭의 깊이를 제어할 수 있다. 따라서, 제1 도전막(11)을 얇게 형성함으로써, 제1 도전 배선층(11A)을 미세한 패턴으로 하는 것이 가능해진다.
Description
본 발명은 회로 장치의 제조 방법에 관한 것으로, 특히 에칭 공정에서 배리어층이 되는 제3 도전막을 개재하여 적층된 2장의 도전막을 이용한 박형의 회로 장치의 제조 방법에 관한 것이다.
최근, IC 패키지는 휴대 기기나 소형·고밀도 실장 기기에의 채용이 진행되어, 종래의 IC 패키지와 그 실장 개념이 크게 변화되고 있다. 종래의 반도체 장치에 관한 기술로서, 절연 수지 시트의 일례로서 플렉시블 시트인 폴리이미드 수지 시트를 채용한 반도체 장치가 있다(예를 들면, 일본 특개2000-133678 참조).
도 16∼도 18은 플렉시블 시트(50)를 인터포저 기판으로서 채용한 것이다. 또한, 각 도면에서 위에 도시한 도면은 평면도, 아래에 도시한 도면은 A-A선의 단면도이다.
우선 도 16에 도시한 플렉시블 시트(50) 위에는, 접착제를 통해 동박 패턴(51)이 접합되어 준비되어 있다. 이 동박 패턴(51)은, 실장되는 반도체 소자가 트랜지스터, IC에 따라 그 패턴이 다르지만, 일반적으로는, 본딩 패드(51A), 아일런드(51B)가 형성되어 있다. 또한 부호 52는, 플렉시블 시트(50)의 이면으로부터 전극을 인출하기 위한 개구부로서, 상기 동박 패턴(51)이 노출되어 있다.
계속해서, 이 플렉시블 시트(50)는, 다이 본더로 반송되어, 도 17과 같이, 반도체 소자(53)가 실장된다. 그 후, 이 플렉시블 시트(50)는, 와이어 본더로 반송되어, 본딩 패드(51A)와 반도체 소자(53)의 패드가 금속 세선(54)으로 전기적으로 접속되어 있다.
마지막으로, 도 18의 (a)와 같이, 플렉시블 시트(50)의 표면에 밀봉수지(55)가 형성되어 밀봉된다. 여기서는, 본딩 패드(51A), 아일런드(51B), 반도체 소자(53) 및 금속 세선(54)을 피복하도록 트랜스퍼 몰드된다.
그 후, 도 18의 (b)에 도시한 바와 같이, 땜납이나 땜납볼 등의 접속 수단(56)이 설치되고, 땜납 리플로우로를 통과함으로써 개구부(52)를 통해 본딩 패드(51A)와 융착된 구형의 땜납(56)이 형성된다. 또한 플렉시블 시트(50)에는, 반도체 소자(53)가 매트릭스 형상으로 형성되므로, 도 17과 같이 다이싱되어 개개로 분리된다.
또한 도 18의 (c)에 도시한 단면도에는, 플렉시블 시트(50)의 양면에 전극으로서 부호 51A와 51D가 형성되어 있다. 이 플렉시블 시트(50)는, 일반적으로, 양면이 패터닝되어 메이커로부터 공급되고 있다.
상술한 플렉시블 시트(50)를 이용한 반도체 장치는 주지의 금속 프레임을 이용하지 않기 때문에, 매우 소형이며 박형인 패키지 구조를 실현할 수 있는 이점을 갖지만, 실질적으로 플렉시블 시트(50)의 표면에 형성된 1층의 동박 패턴(51)만으로 배선을 행한다. 이것은 플렉시블 시트가 부드럽기 때문에 도전막의 패턴 형성 전후에서 변형이 발생하여, 적층하는 층간의 위치 어긋남이 커져 다층 배선 구조에는 적합하지 않은 문제점이 있었다.
다층 배선 구조를 실현하기 위해서는 시트의 변형을 억제하기 위한 지지 강도가 필요하므로, 플렉시블 시트(50)를 약 200㎛로 충분히 두껍게 할 필요가 있어, 박형화에 역행하게 된다.
또한 제조 방법에서는, 상술한 제조 장치, 예를 들면 다이 본더, 와이어 본더, 트랜스퍼 몰드 장치, 리플로우로 등에서, 플렉시블 시트(50)가 반송되어, 스테이지 또는 테이블로 불리는 부분에 장착된다.
그러나 플렉시블 시트(50)의 베이스가 되는 절연 수지의 두께를 50㎛ 정도로 얇게 하고, 표면에 형성되는 동박 패턴(51)의 두께도 9∼35㎛로 얇게 한 경우, 도 19에 도시한 바와 같이 휘어지거나 하여 반송성이 매우 나빠지고, 또한 상술한 스테이지나 테이블에의 장착성이 나쁜 결점이 있었다. 이것은, 절연 수지 자체가 매우 얇은 것에 의한 휘어짐, 동박 패턴(51)과 절연 수지와의 열팽창 계수와의 차에 의한 휘어짐이 생각된다.
또한 개구부(52)의 부분은, 몰드 시에 위로부터 가압되기 때문에, 본딩 패드(51A)의 주변을 위로 휘어지게 하는 힘이 작용하여, 본딩 패드(51A)의 접착성을 악화시키는 경우도 있었다.
또한 플렉시블 시트(50)를 구성하는 수지 재료 자체에 플렉시블성이 없거나, 열 전도성을 높이기 위해 필러를 혼입하면 딱딱해진다. 이 상태에서 와이어 본더로 본딩하면 본딩 부분에 크랙이 발생하는 경우가 있다. 또한 트랜스퍼 몰드 시에도, 금형이 접촉하는 부분에 크랙이 발생하는 경우가 있다. 이것은 도 19에 도시한 바와 같이 휘어짐이 있으면 보다 현저하게 나타난다.
지금까지 설명한 플렉시블 시트(50)는, 이면에 전극이 형성되지 않은 것이었지만, 도 18의 (c)에 도시한 바와 같이, 플렉시블 시트(50)의 이면에도 전극(51D)이 형성되는 경우도 있다. 이 때, 전극(51D)이 상기 제조 장치와 접촉하거나, 이제조 장치 사이의 반송 수단의 반송면과 접촉하기 때문에, 전극(51D)의 이면에 손상이 발생하는 문제가 있었다. 이 손상이 발생한 상태에서 전극으로 되기 때문에, 후에 열이 가해지거나 함으로써 전극(51D) 자체에 크랙이 발생하는 문제점이나 마더 보드에의 땜납 접속 시에 땜납 습윤성이 저하되는 문제점도 있었다.
또한 플렉시블 시트(50)의 이면에 전극(51D)이 형성되면, 트랜스퍼 몰드 시, 스테이지에 면 접촉할 수 없는 문제점이 발생한다. 이 경우, 상술한 바와 같이 플렉시블 시트(50)가 딱딱한 재료로 이루어지면, 전극(51D)이 지점으로 되어, 전극(51D) 주위가 하방으로 가압되기 때문에, 플렉시블 시트(50)에 크랙을 발생시키는 문제점이 있었다.
본 발명자는 이러한 문제점을 해결하기 위해, 얇은 제1 도전막과 두꺼운 제2 도전막을, 제3 도전막을 개재하여 적층시킨 적층판을 이용하는 것을 제안하였다.
도 1은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명에 의해 제조된 회로 장치를 설명하는 평면도.
도 15는 본 발명에 의해 제조된 회로 장치를 설명하는 평면도.
도 16은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 17은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 18은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 19는 종래의 플렉시블 시트를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 적층판
11 : 제1 도전막
11A : 도전 배선층
12 : 제2 도전막
13 : 제3 도전막
15 : 절연층
16 : 구멍
19 : 반도체 소자
20 : 본딩 와이어
21 : 도금층
22 : 밀봉 수지층
23 : 오버코트 수지
24 : 외부 전극
본 발명은, 제1로, 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과, 상기 제1 도전막을 원하는 패턴으로 에칭함으로써 도전 배선층을 형성하는 공정과, 상기 도전 배선층을 마스크로서 이용하여 상기 제3 도전막을 제거하는 공정과, 상기 제3 도전막을 제거함으로써 노출된 제2 도전막 표면부, 상기 도전 배선층 및 제3 도전막 단부면을 절연층으로 피복하는 공정과, 상기 절연층의 일부를 제거함으로써 상기 도전 배선층을 부분적으로 노출시키는 공정과, 상기 절연층 상에 반도체 소자를 고착하여 상기 반도체 소자와 상기 도전 배선층을 전기적으로 접속하는 공정과, 상기 반도체 소자를 밀봉 수지층으로 피복하는 공정과, 상기 제2 도전막을 제거하여 상기 제3 도전막을 이면에 노출시키는 공정과, 상기 제3 도전막의 원하는 개소에 외부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은, 제2로, 상기 제3 도전막까지 에칭함으로써, 상기 도전 배선층이 미세하게 형성되는 것을 특징으로 한다.
본 발명은, 제3으로, 상기 제1 도전막만을 에칭하는 용액을 이용하는 것을 특징으로 한다.
본 발명은, 제4로, 상기 에칭을 행하는 상기 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 한다.
본 발명은, 제5로, 제3 도전막은 전계 박리에 의해 제거되는 것을 특징으로 한다.
본 발명은, 제6으로, 상기 제3 도전막만을 에칭하는 용액을 이용한 에칭으로 상기 제3 도전막을 제거하는 것을 특징으로 한다.
본 발명은, 제7로, 상기 용액은 요오드계의 용액인 것을 특징으로 한다.
본 발명은, 제8로, 상기 제2 도전막을 전면 에칭하는 것을 특징으로 한다.
본 발명은, 제9로, 상기 제2 도전막이 상기 제1 도전막보다 두껍게 형성되는 것을 특징으로 한다.
본 발명은, 제10으로, 상기 절연층은 열가소성 수지, 열경화성 수지 또는 감광성 수지인 것을 특징으로 한다.
본 발명은, 제11로, 상기 제1 도전막 및 상기 제2 도전막은 구리를 주재료로한 금속이고, 상기 제3 도전막은 은을 주재료로 한 금속인 것을 특징으로 한다.
본 발명은, 제12로, 상기 제2 도전막을 베이스로 하여, 상기 제3 도전막과 상기 제1 도전막을 전기 도금으로 적층함으로써 상기 적층판을 제조하는 것을 특징으로 한다.
본 발명은, 제13으로, 상기 적층판은 압연 접합으로 형성되는 것을 특징으로 한다.
본 발명은, 제14로, 상기 노출시켜 도금한 제1 도전막 부분과 반도체 소자 이외의 전자 부품을 전기적으로 접속시키는 것을 특징으로 한다.
본 발명은, 제15로, 상기 절연층은 진공 프레스 또는 진공 라미네이트에 의해 형성하는 것을 특징으로 한다.
본 발명은, 제16으로, 레이저 가공에 의해, 상기 절연층을 부분적으로 제거하는 것을 특징으로 한다.
본 발명은, 제17로, 리소그래피 공정에 의해, 상기 절연층을 부분적으로 제거하는 것을 특징으로 한다.
본 발명은, 제18로, 상기 제2 도전층을 전극으로서 이용한 전계 도금에 의해, 상기 도전 배선층의 노출되는 부분에 도금층을 형성하는 것을 특징으로 한다.
상기한 바와 같이, 제1 도전막을 얇게 형성하고, 제3 도전막을 배리어층으로 함으로써, 제1 도전막을 부분적으로 제거함으로써 형성되는 도전 배선층을 미세하게 형성할 수 있다. 예를 들면, 제1 도전막으로서 구리를 채용하고, 제3 도전막으로서 은을 채용한 경우, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하여제1 도전막을 에칭하면, 은이 에칭되지 않고서 배리어층으로서 기능한다.
또한 본 발명에서는, 제1 도전막을 부분적으로 제거함으로써 형성된 도전 배선층(11A)을 마스크로서 이용하여, 제3 도전막을 부분적으로 제거한다. 이 제3 도전막의 부분적인 제거는 에칭 또는 전계 박리로 행할 수 있다. 에칭에 의해 제3 도전막을 부분적으로 제거하는 경우에는, 제1 도전막을 제거할 때에 이용한 것과는 다른 에칭액이 사용된다.
<실시예>
본 발명의 회로 장치의 제조 방법에 대하여, 도 1∼도 15를 참조하여 설명한다.
본 발명의 회로 장치의 제조 방법은, 제1 도전막(11)과 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 준비하는 공정과, 제1 도전막(11)을 원하는 패턴으로 에칭함으로써 도전 배선층(11A)을 형성하는 공정과, 도전 배선층(11A)을 마스크로서 이용하여 제3 도전막(13)을 제거하는 공정과, 제3 도전막(13)을 제거함으로써 노출된 제2 도전막(12)의 표면부, 도전 배선층(11A) 및 제3 도전막(13)의 단부면을 절연층(15)으로 피복하는 공정과, 절연층(15)의 일부를 제거함으로써 도전 배선층(11A)을 부분적으로 노출시키는 공정과, 상기 절연층 상에 반도체 소자를 고착하여 상기 반도체 소자와 상기 도전 배선층을 전기적으로 접속하는 공정과, 반도체 소자(19)를 밀봉 수지층(22)으로 피복하는 공정과, 제2 도전막(12)을 제거하여 제3 도전막(13)을 이면에 노출시키는 공정과, 제3 도전막(13)의 원하는 개소에 외부 전극(24)을 형성하는 공정으로 구성되어 있다. 이러한 각공정을 이하에 설명한다.
본 발명의 제1 공정은, 도 1에 도시한 바와 같이, 얇은 제1 도전막(11)과 두꺼운 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 준비하는 것이다.
적층판(10)의 표면은, 실질적으로 전역에 제1 도전막(11)이 형성되고, 제3 도전막(13)을 개재하여, 이면에도 실질적으로 전역에 제2 도전막(12)이 형성되는 것이다. 제1 도전막(11) 및 제2 도전막(12)은, 바람직하게는, Cu를 주재료하는 것, 또는 공지의 리드 프레임의 재료로 이루어진다. 제1 도전막(11), 제2 도전막(12) 및 제3 도전막(13)은, 도금법, 증착법 또는 스퍼터법으로 형성되거나, 압연법이나 도금법에 의해 형성된 금속박이 점착되어도 된다. 또한, 제1 도전막(11) 및 제2 도전막(12)으로서는 Al, Fe, Fe-Ni, 공지의 리드 프레임재 등이어도 된다.
제3 도전막(13)의 재료는, 제1 도전막(11) 및 제2 도전막(12)을 제거할 때에 사용되는 에칭액에 에칭되지 않는 재료가 채용된다. 또한, 제3 도전막(13) 이면에는 땜납 등으로 이루어지는 외부 전극(24)이 형성되므로, 외부 전극(24)의 부착성도 고려된다. 구체적으로, 제3 도전막(13)의 재료로서는 금, 은, 팔라듐으로 이루어지는 도전 재료를 채용할 수 있다.
제1 도전막의 두께는 미세한 패턴을 형성하기 위해 얇게 형성되며, 그 두께는 5∼35㎛ 정도이다. 제2 도전 패턴은, 전체를 기계적으로 지지하기 위해 두껍게 형성되며, 그 두께는 70∼200㎛ 정도이다. 제3 도전막(13)은, 제1 도전막(11) 및제2 도전막(12)을 에칭할 때에 배리어층으로서 기능하고, 그 두께는 1∼10㎛ 정도로 형성된다.
본 발명의 특징점은, 제2 도전막(12)을 제1 도전막(11)보다 두껍게 형성하는데 있다. 제1 도전막은 두께가 5∼35㎛ 정도로 형성되며, 가능한 한 얇게 하여 파인 패턴을 형성할 수 있도록 배려된다. 제2 도전막(12)은 두께가 70∼200㎛ 정도이면 되고, 지지 강도를 갖게 하는 점이 중시된다.
따라서, 제2 도전막(12)을 두껍게 형성함으로써, 적층판(10)의 평탄성을 유지할 수 있고, 이후의 공정의 작업성을 향상시킬 수 있다.
또한, 제2 도전막(12)은, 다양한 공정을 거침으로써 손상이 발생하게 된다. 그러나 두꺼운 제2 도전막(12)은 이후의 공정에서 제거되므로, 완성품인 회로 장치에 손상이 남게 되는 것을 방지할 수 있다. 또한 평탄성을 유지하면서 밀봉 수지를 경화할 수 있으므로, 패키지의 이면도 평탄하게 할 수 있어, 적층판(10)의 이면에 형성되는 외부 전극도 평탄하게 배치할 수 있다. 따라서, 실장 기판 위의 전극과 적층판(10) 이면의 전극을 접촉할 수 있어, 땜납 불량을 방지할 수 있다.
다음으로 상기한 적층판(10)의 구체적인 제조 방법에 대하여 설명한다. 적층판(10)은, 전기 도금에 의한 적층 또는 압연 결합에 의해 제조할 수 있다. 전기 도금에 의해 적층판(10)을 제조하는 경우에는, 우선 제2 도전막(12)을 준비한다. 그리고, 제2 도전막(12)의 이면에 전극을 형성하고, 전계 도금법에 의해 제3 도전막을 적층시킨다. 그 후에 동일하게 전계 도금법에 의해, 제3 도전막 상에 제1 도전막을 적층시킨다. 압연에 의해 적층판을 제조하는 경우에는, 판 형상으로 준비된 제1 도전막(11), 제2 도전막(12) 및 제3 도전막(13)을 롤 등에 의해 압력을 가하여 접합시킨다.
본 발명의 제2 공정은, 도 2 및 도 3에 도시한 바와 같이, 제1 도전막(11)을 원하는 패턴으로 에칭하여 도전 배선층(11A)을 형성하는 것이다.
제1 도전막(11) 상에 원하는 패턴의 포토레지스트 PR로 피복하고, 본딩 패드나 배선을 형성하는 도전 배선층(11A)을 케미컬 에칭에 의해 형성한다. 제1 도전막(11)은 Cu를 주재료로 하는 것이므로, 에칭액은 염화제2철 또는 염화제2구리를 이용하면 된다. 제1 도전막(11)을 에칭함으로써, 제3 도전막(13)도 에칭액에 접촉되지만, 제3 도전막(13)의 재료는 염화제2철 및 염화제2구리에 에칭되지 않는 것이기 때문에, 제3 도전막(13)의 표면에서 에칭은 스톱한다. 이 때문에, 제1 도전막(11)은 두께가 5∼35㎛ 정도로 형성되어 있으므로, 제1 도전 배선층(5)은 50㎛ 이하의 파인 패턴으로 형성할 수 있다. 또한, 도 3에 도시한 바와 같이, 레지스트 PR은 도전 배선층(11A)을 형성한 후에 제거된다.
본 발명의 특징은, 제1 도전막(11)을 에칭하는 공정에서, 제3 도전막(13)에 의해 에칭을 스톱시키는 것이다. 본 공정에서 에칭되는 제1 도전막(11)은 주로 Cu로 형성되어 있으며, Cu를 부분적으로 제거하는 에칭액으로서는 염화제2철 또는 염화제2구리가 사용된다. 그에 대하여, 제3 도전막(13)은 염화제2철 및 염화제2구리에 에칭되지 않는 도전성 재료로 형성되어 있으므로, 에칭은 제3 도전막(13)의 표면에서 스톱한다. 제3 도전막(13)의 재료로서는 금, 은 및 팔라듐을 채용할 수 있다.
본 발명의 제3 공정은, 도 4에 도시한 바와 같이, 도전 배선층(11A)을 마스크로서 이용하여 제3 도전막(13)을 제거하는 것이다.
이전 공정에서 형성된 제1 도전막(11)으로 이루어지는 도전 배선층(11A)을 마스크로서 이용하여, 제3 도전막(13)을 선택적으로 제거한다. 제3 도전막(13)을 선택적으로 제거하는 방법으로서는 2개의 방법을 채용할 수 있다. 제1 방법은, 제3 도전막(13)만을 제거하는 액을 이용하여 에칭하는 방법이다. 제2 방법은, 전계 박리에 의해 제3 도전막(13)만을 제거하는 방법이다.
제1 방법인 에칭에 의해 제3 도전막(13)을 부분적으로 제거하는 방법을 설명한다. 이 방법에서 사용하는 에칭액은, 제3 도전막(13)을 에칭하며 또한 도전 배선층(11A) 및 제2 도전막(12)은 에칭되지 않는 것이 사용된다. 예를 들면, 도전 배선층(11A) 및 제2 도전막(12)이 Cu를 주체로 하는 재료로 형성되며, 제3 도전막(13)이 Ag막인 경우에는, 요오드계의 에칭액을 사용함으로써 제3 도전막(13)만을 제거할 수 있다. 제3 도전막(13)이 에칭됨으로써, 제2 도전막(12)은 요오드계의 에칭액에 접촉하지만, 예를 들면 Cu로 이루어지는 제2 도전막(12)은 요오드계의 에칭액에는 에칭되지 않는다. 따라서, 여기서의 에칭은 제2 도전막(12)의 표면에서 스톱한다. 이 때문에, 도 2의 레지스트 PR은 본 공정 후에 제거해도 된다.
제2 방법인 전계 박리에 의해 제3 도전막(13)만을 제거하는 방법을 설명한다. 우선, 금속 이온을 포함하는 용액과 제3 도전막(13)을 접촉시킨다. 그리고 용액쪽에 플러스 전극을 형성하고, 적층판(10)에 마이너스 전극을 형성하여 직류 전류를 흘린다. 이에 의해, 전계법에 의한 도금막 형성과 역의 원리로 제3도전막(13)만이 제거된다. 여기서 사용하는 용액은, 제3 도전막(13)을 구성하는 재료를 도금 처리할 때에 이용하는 것이다. 따라서, 이 방법에서는 제3 도전막(13)만이 박리된다.
본 발명의 제4 공정은, 도 5 내지 도 7을 참조하면, 도전 배선층(11A) 및 제3 도전막(13)을 절연층(15)으로 피복하는 공정이다.
도 5를 참조하면, 제3 도전막(13), 도전 배선층(11A) 및 부분적으로 노출된 제2 도전막(12) 표면은 절연층(15)으로 피복된다. 구체적으로는, 부분적으로 제거된 제3 도전막(13) 및 도전 배선층(11A)의 상면 및 측면(단부면)이 절연층(15)으로 피복되어 있다. 또한, 부분적으로 노출된 제2 도전막(12)의 표면도 절연층(15)으로 피복되어 있다. 절연층(15)에 의한 피복은, 진공 프레스 또는 라미네이트에 의한 방법으로 행할 수 있다. 진공 프레스는, 열경화성 수지로 이루어지는 프리프래그 시트를 중첩하여 진공으로 프레스하는 방법으로서, 복수장의 적층판(10)을 일괄하여 처리할 수 있다. 라미네이트에 의한 방법은, 적층판(10)을 1장씩 롤러를 이용하여, 열경화성 수지 또는 감광성 수지 시트로 도포한다. 이 방법에서는, 애프터 큐어 공정은 배치 처리에 의해 별도의 공정으로 행하지만, 두께를 양호한 정밀도로 컨트롤할 수 있는 장점을 갖는다.
다음으로, 도 6을 참조하면, 절연층(15) 상에 재치 예정의 반도체 소자(19)와의 전기적 접속을 행하기 위해, 절연층(15)을 부분적으로 제거하여 구멍(16)을 형성한다. 구멍(16)의 바닥부로부터 노출되는 도전 배선층(11A)은 본딩 패드가 되는 부분이다. 절연층(15)이 감광성 재료로 이루어지는 경우에는, 공지의 리소그래피 공정에서, 절연층(15)을 부분적으로 제거하여 구멍(16)을 형성할 수 있다. 또한, 구멍(16)은 레이저에 의해 형성할 수도 있다. 이 방법에서는 절연층(15)을 제거하여, 구멍(16)의 바닥에 도전 배선층(11A)을 노출시킨다. 레이저로서는, 탄산 가스 레이저가 바람직하다. 또한 레이저로 절연층(15)을 증발시킨 후, 개구부의 바닥부에 잔사가 있는 경우에는, 과망간산나트륨 또는 과황산암모늄 등으로 웨트 에칭하여, 이 잔사를 제거한다.
다음으로, 도 7을 참조하면, 구멍(16)으로부터 노출되어 본딩 패드가 되는 도전 배선층(11A)의 표면에 도금층(21)을 형성한다. 도금층(21)의 형성은 전계 도금법으로 금 또는 은을 부착시킴으로써 행할 수 있고, 이 경우에는 제2 도전막(12)을 도금 전극으로서 이용할 수 있다. 이 때 제2 도전막(12) 및 도금 전극 인출부 이외의 이면에 도금이 부착되지 않도록 레지스트로 보호한다. 이 레지스트는 표면 도금부를 지그로 둘러싸는 부분 지그 도금에서는 불필요하다.
본 발명의 제5 공정은, 도 8에 도시한 바와 같이, 절연층(15) 상에 반도체 소자(19)를 고착하여 반도체 소자(19)와 도전 배선층(11A)을 전기적으로 접속하는 공정이다.
반도체 소자(19)는 베어 칩 상태 그대로 절연층(15) 상에 절연성 접착 수지로 다이 본드된다. 반도체 소자(19)와 그 아래의 도전 배선층(11A)은 절연층(15)에 의해 전기적으로 절연되기 때문에, 도전 배선층(11A)은 반도체 소자(19) 아래에서도 자유롭게 배선할 수 있다.
또한, 반도체 소자(19)의 각 전극 패드는 주변에 형성된 도전 배선층(11A)의일부인 본딩 패드에 본딩 와이어(20)로 접속되어 있다. 반도체 소자(19)는 페이스다운으로 실장되어도 된다. 이 경우, 반도체 소자(19)의 각 전극 패드 표면에 땜납볼이나 범프가 형성되고, 적층판(10)의 표면에는 땜납볼의 위치에 대응한 부분에 도전 배선층(11A)으로 이루어지는 본딩 패드와 마찬가지의 전극이 형성된다.
와이어 본딩 시의 적층판(10)을 이용하는 장점에 대하여 설명한다. 일반적으로 Au선의 와이어 본딩 시에는 200℃∼300℃로 가열된다. 이 때, 제2 도전막(12)이 얇으면, 적층판(10)이 휘어지고, 이 상태에서 본딩 헤드를 통해 적층판(10)이 가압되면, 적층판(10)에 손상이 발생할 가능성이 있다. 그러나, 제2 도전막(12) 자체가 두껍게 형성됨으로써 이들 문제를 해결할 수 있다.
본 발명의 제6 공정은, 도 9에 도시한 바와 같이, 반도체 소자(19) 및 본딩 와이어(20)를 밀봉 수지층(22)으로 피복하는 것이다.
적층판(10)은 몰드 장치에 세트되어 수지 몰드를 행한다. 몰드 방법으로서는, 트랜스퍼 몰드, 주입 몰드, 도포, 딥핑 등이어도 가능하다. 그러나, 양산성을 고려하면, 트랜스퍼 몰드, 주입 몰드가 적합하다.
본 공정에서는, 몰드 캐비티의 하부 금형에 적층판(10)은 평평하게 접촉될 필요가 있으며, 두꺼운 제2 도전막(12)이 이 기능을 한다. 또한 몰드 캐비티로부터 꺼내어진 후에도, 밀봉 수지층(13)의 수축이 완전히 완료되기까지, 제2 도전막(12)에 의해 패키지의 평탄성을 유지하고 있다. 즉, 본 공정까지의 적층판(10)의 기계적 지지의 역할은 제2 도전막(12)에 의해 행해지고 있다.
본 발명의 제7 공정은, 도 10에 도시한 바와 같이, 제2 도전막(12)을 제거하여 제3 도전막(13)을 이면에 노출시키는 것이다.
본 공정에서는, 제2 도전막(12)을 마스크 없이 전면이 제거되도록 에칭한다. 이 에칭은, 염화제2철 또는 염화제2구리를 이용한 케미컬 에칭으로, 제2 도전막(12)은 전면적으로 제거된다. 이와 같이 제2 도전막(12)이 전면적으로 제거됨으로써 제3 도전막(13)은 절연층(15)으로부터 노출된다. 상술한 바와 같이, 제3 도전막(13)은 제2 도전막(12)을 에칭하는 용액에는 에칭되지 않는 재료로 형성되어 있기 때문에, 본 공정에서는 제3 도전막(13)은 에칭되지 않는다.
본 발명의 특징은, 제2 도전막(12)을 에칭에 의해 제거하는 공정에서, 제3 도전막(13)이 배리어층으로 됨으로써, 절연층(17) 및 제3 도전막(13)으로 이루어지는 이면이 평탄하게 형성되는 것에 있다. 제2 도전막(12)은 에칭에 의해 전면적으로 제거되므로, 에칭의 최종 단계에서는, 제3 도전막(13)도 에칭액에 접촉된다. 상술한 바와 같이, 제3 도전막(13)은, Cu로 이루어지는 제2 도전막(12)을 에칭하는 염화제2철 및 염화제2구리에는 에칭되지 않은 재료로 이루어진다. 따라서, 제3 도전막의 하면에서 에칭은 스톱하므로, 제3 도전막(13)은 에칭의 배리어층으로서 기능하고 있다. 또한, 본 공정 이후에는, 밀봉 수지층(22)에 의해 전체가 기계적으로 지지되어 있다.
본 발명의 제8 공정은, 도 11 내지 도 13에 도시한 바와 같이, 제3 도전막(13)의 원하는 개소에 외부 전극(24)을 형성하는 것이다.
이 때 Ag의 마이그레이션이 문제시되는 환경에서 사용되는 경우에는, 오버코트 수지로 도전막(13)을 피복하기 전에, 제3 도전막(13)을 선택 에칭하여 제거한쪽이 바람직하다. 우선 도 11을 참조하면, 제3 도전막(13)은 외부 전극(24)을 형성하는 부분을 노출시켜 용제로 녹인 에폭시 수지 등을 스크린 인쇄하여 오버코트 수지(23)로 대부분을 피복한다. 다음으로, 도 12를 참조하면, 땜납 크림의 스크린 인쇄 및 땜납의 리플로우에 의해 이 노출 부분에 외부 전극(24)을 형성한다.
마지막으로, 도 13을 참조하면, 적층판(10)에는 회로 장치가 다수 매트릭스 형상으로 형성되어 있으므로, 밀봉 수지층(22) 및 오버코트 수지(23)를 다이싱하여 이들을 개개의 회로 장치로 분리한다.
본 공정에서는, 밀봉 수지층(22) 및 오버코트 수지(23)를 다이싱함으로써, 개개의 회로 장치로 분리할 수 있으므로, 다이싱을 행하는 다이서의 마모를 감소시킬 수 있다.
도 14를 참조하면, 구체화된 본 발명의 제조 방법에 따른 회로 장치를 설명한다. 점선으로 도시한 패턴은 도전 배선층(11A)이다. 반도체 소자(19)를 둘러싸도록, 도전 배선층(11A)으로 이루어지는 본딩 패드가 형성되어 있고, 반도체 소자(19)의 하방에 대응하는 영역에 도전 배선층(11A)으로 이루어지는 패드가 형성되어 있다. 이 때문에, 반도체 소자(19)의 하방 영역에도 도전 배선층(11A)으로 이루어지는 패턴을 형성할 수 있는 것을 알 수 있다. 또한 도전 배선층(11A)에서는 파인 패턴을 형성할 수 있어, 더 많은 외부 전극(24)을 형성할 수 있다.
이러한 구조이면, 200 이상의 패드를 갖는 반도체 소자(19)라도, 도전 배선층(11A)의 파인 패턴을 이용하여 파인 패턴화된 원하는 도전 패턴을 형성할 수 있으므로, 외부 전극(24)으로부터 외부 회로으로의 접속을 행할 수 있다.
도 15를 참조하면, 구체화된 다른 형태의 회로 장치(1A)를 설명한다. 여기서는, 회로 장치(1A)는, 점선으로 도시한 도전 배선층(11A)이 형성되고, 도전 배선층(11A) 상에, 반도체 소자(19), 칩 부품(25) 및 베어의 트랜지스터(26)가 실장되어 있다. 칩 부품(25)으로서는, 저항, 컨덴서, 다이오드, 코일 등의 수동 부품·능동 부품을 전반적으로 채용할 수 있다. 또한, 내장되는 부품끼리는, 도전 배선층(11A) 또는 본딩 와이어(20)를 통해 전기적으로 접속되어 있다.
본 발명에 따르면, 얇게 형성된 제1 도전막(11)을 에칭하여 도전 배선층(11A)를 형성하는 공정에서, 배리어층으로서 제3 도전막(13)을 형성함으로써, 소정의 깊이로 에칭을 스톱시킬 수 있다. 따라서, 제1 도전막(11)을 얇게 형성함으로써, 도전 배선층(11A)을 미세하게 형성할 수 있는 이점을 갖는다.
또한, 제2 도전막(12)을 이면으로부터의 에칭에 의해 전면적으로 제거하는 공정에서, 제3 도전막(13)이 배리어층으로서 기능함으로써, 절연층(15)과 거기로부터 노출되는 제3 도전막으로 이루어지는 이면을 평탄하게 형성할 수 있는 이점을 갖는다. 이 때문에 완성품인 회로 장치의 이면의 평탄성을 향상시킬 수 있으므로, 그 품질을 향상시킬 수 있다.
Claims (18)
- 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과,상기 제1 도전막을 원하는 패턴으로 에칭함으로써 도전 배선층을 형성하는 공정과,상기 도전 배선층을 마스크로서 이용하여 상기 제3 도전막을 제거하는 공정과,상기 제3 도전막을 제거함으로써 노출된 제2 도전막 표면부, 상기 도전 배선층 및 제3 도전막 단부면을 절연층으로 피복하는 공정과,상기 절연층의 일부를 제거함으로써 상기 도전 배선층을 부분적으로 노출시키는 공정과,상기 절연층 상에 반도체 소자를 고착하여 상기 반도체 소자와 상기 도전 배선층을 전기적으로 접속하는 공정과,상기 반도체 소자를 밀봉 수지층으로 피복하는 공정과,상기 제2 도전막을 제거하여 상기 제3 도전막을 이면에 노출시키는 공정과,상기 제3 도전막의 원하는 개소에 외부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제3 도전막까지 에칭함으로써, 상기 도전 배선층이 미세하게 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제2항에 있어서,상기 제1 도전막만을 에칭하는 용액을 이용하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제2항 또는 제3항에 있어서,상기 에칭을 행하는 상기 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제3 도전막은 전계 박리에 의해 제거되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제3 도전막만을 에칭하는 용액을 이용한 에칭으로 상기 제3 도전막을 제거하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제6항에 있어서,상기 용액은 요오드계의 용액인 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제2 도전막을 전면 에칭하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제2 도전막이 상기 제1 도전막보다 두껍게 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 절연층은 열가소성 수지, 열경화성 수지 또는 감광성 수지인 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제1 도전막 및 상기 제2 도전막은 구리를 주재료로 한 금속이고, 상기 제3 도전막은 은을 주재료로 한 금속인 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제2 도전막을 베이스로 하여, 상기 제3 도전막과 상기 제1 도전막을 전기 도금으로 적층함으로써 상기 적층판을 제조하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 적층판은 압연 접합으로 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 노출시켜 도금한 제1 도전막 부분과 반도체 소자 이외의 전자 부품을 전기적으로 접속시키는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 절연층은 진공 프레스 또는 진공 라미네이트에 의해 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,레이저 가공에 의해 상기 절연층을 부분적으로 제거하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,리소그래피 공정에 의해, 상기 절연층을 부분적으로 제거하는 것을 특징으로 하는 회로 장치의 제조 방법.
- 제1항에 있어서,상기 제2 도전층을 전극으로서 이용한 전계 도금에 의해, 상기 도전 배선층의 노출되는 부분에 도금층을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002281889A JP4086607B2 (ja) | 2002-09-26 | 2002-09-26 | 回路装置の製造方法 |
JPJP-P-2002-00281889 | 2002-09-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040030301A true KR20040030301A (ko) | 2004-04-09 |
KR100639737B1 KR100639737B1 (ko) | 2006-10-30 |
Family
ID=32276219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030064690A KR100639737B1 (ko) | 2002-09-26 | 2003-09-18 | 회로 장치의 제조 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7045393B2 (ko) |
JP (1) | JP4086607B2 (ko) |
KR (1) | KR100639737B1 (ko) |
CN (1) | CN1254860C (ko) |
TW (1) | TWI228813B (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3704304B2 (ja) * | 2001-10-26 | 2005-10-12 | 新光電気工業株式会社 | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 |
JP2004119726A (ja) * | 2002-09-26 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004119727A (ja) * | 2002-09-26 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004119729A (ja) * | 2002-09-26 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP4052915B2 (ja) * | 2002-09-26 | 2008-02-27 | 三洋電機株式会社 | 回路装置の製造方法 |
JP4115228B2 (ja) * | 2002-09-27 | 2008-07-09 | 三洋電機株式会社 | 回路装置の製造方法 |
JP5629969B2 (ja) | 2008-09-29 | 2014-11-26 | 凸版印刷株式会社 | リードフレーム型基板の製造方法と半導体装置の製造方法 |
US7830024B2 (en) * | 2008-10-02 | 2010-11-09 | Advanced Semiconductor Engineering, Inc. | Package and fabricating method thereof |
WO2010112983A1 (en) * | 2009-03-31 | 2010-10-07 | Stmicroelectronics (Grenoble 2) Sas | Wire-bonded semiconductor package with a coated wire |
KR20180089607A (ko) * | 2017-01-31 | 2018-08-09 | 삼성디스플레이 주식회사 | 증착용 마스크의 제조 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3357848B2 (ja) | 1998-10-28 | 2002-12-16 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
JP4509437B2 (ja) * | 2000-09-11 | 2010-07-21 | Hoya株式会社 | 多層配線基板の製造方法 |
JP2003007918A (ja) * | 2001-06-19 | 2003-01-10 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2003007916A (ja) * | 2001-06-19 | 2003-01-10 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004119726A (ja) | 2002-09-26 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004119727A (ja) | 2002-09-26 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP2004119729A (ja) | 2002-09-26 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
JP4052915B2 (ja) | 2002-09-26 | 2008-02-27 | 三洋電機株式会社 | 回路装置の製造方法 |
JP4115228B2 (ja) | 2002-09-27 | 2008-07-09 | 三洋電機株式会社 | 回路装置の製造方法 |
-
2002
- 2002-09-26 JP JP2002281889A patent/JP4086607B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-13 TW TW092122219A patent/TWI228813B/zh not_active IP Right Cessation
- 2003-09-18 KR KR1020030064690A patent/KR100639737B1/ko not_active IP Right Cessation
- 2003-09-23 US US10/668,492 patent/US7045393B2/en not_active Expired - Lifetime
- 2003-09-26 CN CNB031603343A patent/CN1254860C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1254860C (zh) | 2006-05-03 |
US20040106235A1 (en) | 2004-06-03 |
TWI228813B (en) | 2005-03-01 |
KR100639737B1 (ko) | 2006-10-30 |
CN1497691A (zh) | 2004-05-19 |
JP4086607B2 (ja) | 2008-05-14 |
US7045393B2 (en) | 2006-05-16 |
TW200408097A (en) | 2004-05-16 |
JP2004119730A (ja) | 2004-04-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121002 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20131001 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |