JP2002280744A - 積層型電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び電子部品実装済完成品 - Google Patents

積層型電子部品実装済部品の製造方法、電子部品実装済完成品の製造方法、及び電子部品実装済完成品

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Abstract

(57)【要約】 【課題】 薄型化が可能で、使用可能な電子部品の制約
が少ない、積層型電子部品実装済部品の製造方法、電子
部品実装済完成品の製造方法、及び電子部品実装済完成
品を提供する。 【解決手段】 第1熱可塑性樹脂基材50内へ半導体素
子101を埋設して構成される電子部品内蔵コアモジュ
ール200〜201を積層することから、従来のキャリ
ア基板の厚さ分、積層型電子部品実装済部品の厚みを薄
くすることができる。又、ワイヤボンディング法を採ら
ないことから、周囲部分に電極を配置した半導体素子に
限定されず、又、その大きさが制限されることもない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ICチップ等の電
子部品を基材に実装して積層した積層型電子部品実装済
部品の製造方法、該製造方法にて製造された上記積層型
電子部品実装済部品を有する電子部品実装済完成品の製
造方法、及び該電子部品実装済完成品製造方法にて製造
される電子部品実装済完成品に関する。上記積層型電子
部品実装済部品を構成する電子部品実装済部品は、例え
ば複数の半導体素子、コンデンサ、抵抗等の受動部品を
一つのキャリア基板に実装したMCM(マルチチップモ
ジュール)や、複数個のメモリーチップを多段に重ねて
なるスタックICモジュールや、メモリーカード等が相
当する。
【0002】
【従来の技術】従来の電子部品実装済完成品の製造方法
について、図22及び図23を参照しながら以下に説明
する。従来、複数の半導体素子、受動部品等の電子部品
が実装されたMCM(マルチチップモジュール)、スタ
ックICモジュール、メモリーモジュールにおいては、
キャリア基板上に半導体素子をワイヤボンディング法に
より接続し、多層化していく方法がとられている。又、
電子部品は、キャリア基板上の所定の回路パターンにク
リーム半田を印刷し、リフローする方法により、実装さ
れている。
【0003】図22に示すように、従来のMCMモジュ
ール10における複数個、本例の場合には3個の半導体
素子1は、キャリア基板3上に積層され、キャリア基板
3上に形成されている所定の回路パターン4と、ワイヤ
ボンディング法により形成されたAu、Cu、アルミニ
ウムのワイヤ8を介して接続されている。12は、ワイ
ヤ8を含み半導体素子1を保護するための封止剤であ
る。又、電子部品5は、キャリア基板3上の所定の電極
4と電子部品5の電極6とがクリーム半田7を介して接
続されている。尚、9は、図示していないマザー基板
と、当該MCMモジュール10とを電気的に接続するた
めの外部電極端子である。該外部電極端子9は、MCM
モジュール10単体で製品としての機能を果たすモジュ
ールの場合は必要には無い。又、11は、キャリア基板
3の実装面側の回路パターンと外部電極端子9との電気
的導通を図るためのスルーホールである。
【0004】その製造工程は、図23に示すように、ま
ずステップ(図内では「S」にて示す)1では、キャリ
ア基板3上の所定の電極4上にクリーム半田を印刷して
塗布する。クリーム半田7の印刷は、一般的にスクリー
ン印刷法により実施される。次のステップ2では、上記
印刷により形成したクリーム半田7上に電子部品5を位
置合わせして実装する。その次のステップ3では、電子
部品5が実装されたキャリア基板3をリフロー炉に通
し、クリーム半田7を溶融し、その後、硬化させる。そ
の次のステップ4では、キャリア基板3の厚み方向に沿
って半導体素子1を積み重ねる。尚、図中には示してい
ないが、半導体素子1とキャリア基板3との間、及び各
半導体素子1同士の間は、Agペーストで接合されるの
が一般的である。次のステップ5では、半導体素子1の
電極2とキャリア基板3の所定の電極4とをAu、C
u、半田等にてなる金属ワイヤ8を用いたワイヤボンデ
ィング法により接合する。次のステップ6では、半導体
素子1を保護するために、封止樹脂12が塗布される。
その次のステップ7では、バッチ炉に投入し封止剤12
を硬化させる。このようにして、電子部品実装済部品を
有する電子部品実装済完成品としてのMCMモジュール
10が作製される。
【0005】
【発明が解決しようとする課題】しかし、上述した従来
の電子部品実装済部品を有する電子部品実装済完成品の
製造方法、及び該電子部品実装済完成品製造方法にて製
造される電子部品実装済完成品としてのMCMモジュー
ル、メモリーモジュール等の構成では、以下の問題があ
った。キャリア基板3上に半導体素子1等の電子部品を
積み上げていくために、モジュールの厚み方向の高さが
高くなり、薄型化が要求される最近の製品ニーズに答え
られない。又、半導体素子1を積み上げていく際、ワイ
ヤボンディングするため、電極2を半導体素子1の外周
部に配置しておく必要があるため、図示するように必然
的に積み重ねられる半導体素子1は平面的に順次小さい
ものを用いる必要があり、使用可能な半導体素子1のサ
イズが限られる。逆に言うと、電極2が半導体素子1の
外周部以外にある、いわゆるエリアパッドと呼ばれる半
導体素子では、積み重ねができない。本発明はこのよう
な問題点を解決するためになされたもので、薄型化が可
能であり、使用可能な電子部品の制約が少ない、複数層
構造にてなる積層型電子部品実装済部品の製造方法、該
製造方法にて作製された積層型電子部品実装済部品を有
する電子部品実装済完成品の製造方法、及び該電子部品
実装済完成品製造方法にて製造される電子部品実装済完
成品を提供することを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に本発明は以下のように構成する。即ち、本発明の第1
態様の積層型電子部品実装済部品の製造方法は、導電性
貫通穴を有する第1基材内へ電子部品を埋設し、該埋設
された電子部品の電極及び上記導電性貫通穴と電気的に
接続する回路パターンを上記第1基材の回路パターン形
成面に形成して上記電極及び上記導電性貫通穴と上記回
路パターンとの電気的接続を図った第1実装済部品を作
製し、上記第1実装済部品と同様に作製された一又は複
数の第2実装済部品、及び上記第1実装済部品につい
て、上記第1実装済部品及び上記第2実装済部品の一方
における上記回路パターンと、他方における上記導電性
貫通穴とを電気的に接続させて互いの厚み方向に沿って
重ね合わせる、ことを特徴とする。
【0007】又、上記第1実装済部品及び上記第2実装
済部品について、上記第1基材内への上記電子部品の埋
設後、上記回路パターン形成前に、埋設された上記電子
部品の上記電極を上記回路パターン形成面に露出させ、
該露出後に上記回路パターンを形成することもできる。
【0008】又、本発明の第2態様の電子部品実装済完
成品の製造方法は、上記第1態様の積層型電子部品実装
済部品の製造方法を用いて積層型電子部品実装済部品を
製造した後、上記積層型電子部品実装済部品の厚み方向
から第2基材及び第3基材にて上記積層型電子部品実装
済部品のラミネート処理を行なうことを特徴とする。
【0009】又、上記第2態様において、上記ラミネー
ト処理前に、上記第2基材及び上記第3基材の少なくと
も一方に、上記積層型電子部品実装済部品内の上記回路
パターンと電気的に接続される外部通信用電極を設け、
上記ラミネート処理の際には上記外部通信用電極と上記
回路パターンとを電気的に接続して上記ラミネート処理
を行なうこともできる。
【0010】さらに、上記第2態様において、上記ラミ
ネート処理後、上記外部通信用電極を露出させることも
できる。
【0011】さらに又、本発明の第3態様の電子部品実
装済完成品は、上記第2態様における電子部品実装済完
成品の製造方法にて製造されたことを特徴とする。
【0012】
【発明の実施の形態】本発明の実施形態である、積層型
電子部品実装済部品の製造方法、電子部品実装済完成品
の製造方法、及び電子部品実装済完成品について、図を
参照しながら以下に説明する。ここで、上記電子部品実
装済完成品の製造方法は、上記積層型電子部品実装済部
品の製造方法にて製造された積層型電子部品実装済部品
を有する電子部品実装済完成品を製造する方法であり、
上記電子部品実装済完成品は、上記電子部品実装済完成
品の製造方法にて製造されたものである。尚、各図にお
いて同じ構成部分については同じ符号を付している。
又、上記積層型電子部品実装済部品として、本実施形態
では多層構造電子部品内蔵コアモジュール部品を例に採
るが、勿論これに限定されるものではない。又、第1〜
第3の実装済部品の機能を果たす一例として、本実施形
態では電子部品内蔵コアモジュールを例に採る。さらに
又、上記電子部品実装済完成品の機能を果たす一例とし
て、本実施形態では上記多層構造電子部品内蔵コアモジ
ュール部品を有するMCM(マルチチップモジュール)
を例に採るが、勿論これに限定されるものではない。
【0013】第1実施形態 図1は、本実施形態の上記多層構造電子部品内蔵コアモ
ジュール部品の製造方法を用いて作製された多層構造電
子部品内蔵コアモジュール部品300を示している。該
多層構造電子部品内蔵コアモジュール部品300は、3
つの上記電子部品内蔵コアモジュール200〜202
を、互いの厚み方向に沿って重ね合わせて3層に積層し
て形成されている。その内の、上記第1実装済部品に相
当する電子部品内蔵コアモジュール200を例に採り構
造を説明する。尚、電子部品内蔵コアモジュール200
〜202の製造方法を含めて多層構造電子部品内蔵コア
モジュール部品300の製造方法については以下に詳し
くする。
【0014】電子部品の一例としての半導体素子101
及びコンデンサ部品105は、導電性貫通穴としての機
能を果たす一例であるスルーホール111を有するシー
ト状の第1熱可塑性樹脂基材50に予め埋め込まれてい
る。尚、第1基材の機能を果たす一例が上記第1熱可塑
性樹脂基材50に相当する。該第1熱可塑性樹脂基材5
0の回路パターン形成面123に露出した、半導体素子
101のバンプ113及びコンデンサ部品105の電極
106と接触するように、上記回路パターン形成面12
3に回路パターン104が形成される。多層構造電子部
品内蔵コアモジュール部品300は、上述のように構成
される電子部品内蔵コアモジュール200と同様の構成
を有する電子部品内蔵コアモジュール201、202を
それぞれ重ね合わせることで作製される。各電子部品内
蔵コアモジュール200〜202は、スルーホール11
1により電気的に導通している。
【0015】図2は、本実施形態の電子部品実装済完成
品の製造方法を用いて作製され、上記多層構造電子部品
内蔵コアモジュール部品300を備えた上記MCM30
1を示している。以下にその構造を簡単に説明する。5
1、52は、第2基材及び第3基材の機能を果たす一例
であり、半導体素子101、コンデンサ部品105及び
回路パターン104を有する多層構造電子部品内蔵コア
モジュール部品300を保護するためにラミネート処理
を行なう第2熱可塑性樹脂基材及び第3熱可塑性樹脂基
材である。
【0016】以下に、電子部品内蔵コアモジュール20
0〜202の製造方法、及び多層構造電子部品内蔵コア
モジュール部品300の製造方法を含み、MCM301
の製造方法について図3〜図12を参照して説明する。
図3は、半導体部品に相当する半導体素子101を示し
ており、102は半導体素子101の電極、112は半
導体素子101のアクティブ面を保護するパッシベーシ
ョン膜を示す。図12に示すステップ(図12では
「S」にて示す)101において、半導体素子101の
電極102上にAuやCu、半田等にてなる金属ワイヤ
を用いたワイヤボンディング法により、バンプ113を
形成する。尚、バンプ113の形成方法は、上記ワイヤ
ボンディング法に限定されるものではなく、メッキ法で
も良い。又、図4は、コンデンサ部品105を示し、1
06はコンデンサ部品105の外部電極である。
【0017】次のステップ102では、バンプ113を
形成した半導体素子101及びコンデンサ部品105
を、ポリエチレンテレフタレート、塩化ビニル、ポリカ
ーボネイト、アクリロニトリルブタジエンスチレン等の
電気的絶縁性を有する熱可塑性樹脂で形成されたシート
状の第1熱可塑性樹脂基材50上に載置する。半導体素
子101及びコンデンサ部品105は、それぞれ複数個
搭載する場合もあり、又、コンデンサ部品105は搭載
しない場合もある。第1熱可塑性樹脂基材50には、該
第1熱可塑性樹脂基材50の厚み方向に沿って該第1熱
可塑性樹脂基材50を貫通し、導電性材料を有するスル
ーホール111が設けてある。尚、スルーホール111
は、図7に示すように半導体素子101及びコンデンサ
部品105を第1熱可塑性樹脂基材50に埋設した後に
設けても良い。又、スルーホール111の形成は、金型
によるプレスやNCパンチャーを用いて行う。
【0018】ここで、第1熱可塑性樹脂基材50の厚み
は、本実施形態の場合、後述するようにバンプ113及
び外部電極106を第1熱可塑性樹脂基材50の回路パ
ターン形成面123に露出させる必要から、基本的に半
導体素子101の厚み以上、半導体素子101の厚みと
バンプ113の高さを合わせた厚み以下にすることが望
ましい。例えば、半導体素子101の厚みが0.18m
m、バンプ113の高さが0.04mmの場合、第1熱
可塑性樹脂基材50の厚みは0.2mmが好ましい。
又、コンデンサ部品105は、第1熱可塑性樹脂基材5
0の厚みに対して50μm程度厚い厚みのものを用いる
ことが好適である。少なくとも、コンデンサ部品105
の厚みが第1熱可塑性樹脂基材50の厚み以下になるこ
とは避ける必要がある。
【0019】次のステップ103では、図5に示すよう
にバンプ113付の半導体素子101、及びコンデンサ
部品105が載置された第1熱可塑性樹脂基材50を、
図6に示すように、熱プレス板171、172間に狭
み、バンプ113付半導体素子101及びコンデンサ部
品105と、第1熱可塑性樹脂基材50とを加熱装置1
73にて加熱しながら、押圧装置174にて相対的に押
圧して、半導体素子101及びコンデンサ部品105を
第1熱可塑性樹脂基材50内に押し込み埋設する。該熱
プレス動作の条件は、例えばポリエチレンテレフタレー
ト製の第1熱可塑性樹脂基材50を用いた場合、圧力3
0×10Pa、温度160℃、プレス時間1分であ
る。尚、上記温度、圧力の各値は、第1熱可塑性樹脂基
材50の材質により異ならせる。又、半導体素子101
及びコンデンサ部品105の押圧動作は、それぞれ別々
の熱プレス板を用いて個別に実施しても良い。
【0020】次のステップ104に対応する図7は、上
記プレス後における半導体素子101、コンデンサ部品
105及び第1熱可塑性樹脂基材50の状態を示した断
面図である。第1熱可塑性樹脂基材50への半導体素子
101、コンデンサ部品105の上記挿入動作により、
本実施形態では図7に示すように、バンプ113の端面
113a、及びコンデンサ部品105の電極106の端
面106a、つまり上記プレス動作によりバンプ113
及び電極106が熱プレス板171に接触した面を第1
熱可塑性樹脂基材50の回路パターン形成面123に露
出させ、該状態で半導体素子101及びコンデンサ部品
105は、第1熱可塑性樹脂基材50に埋設される。こ
のとき、本実施形態では、薄型化を図るため、半導体素
子101の上記アクティブ面に対向する裏面101a及
びコンデンサ部品105の片面側105aと、上記回路
パターン形成面123に対向する第1熱可塑性樹脂基材
50の裏面122aとは、図示するように同一面となる
ようにしているが、これに限定されるものではない。つ
まり、製造する電子部品内蔵コアモジュール200によ
っては、上述した第1熱可塑性樹脂基材50の厚みや、
熱プレス基板171、172の押圧力等の調整により、
例えば、第1熱可塑性樹脂基材50の裏面122aより
半導体素子101の裏面101a及びコンデンサ部品1
05の端面105aを突出させても良い。
【0021】次のステップ105では、図8に示すよう
に、Ag、Cu等の導電性ペーストを用いて、バンプ1
13の端面113a、及びコンデンサ部品105の電極
106の端面106aに接触するように、半導体素子1
01及びコンデンサ部品105と電気的に接続される回
路パターン104を、第1熱可塑性樹脂基材50の回路
パターン形成面123上に形成する。上記導電性ペース
トによる回路パターン104の形成は、一般的にスクリ
ーン印刷やオフセット印刷やグラビア印刷等によって行
われる。例えばスクリーン印刷の場合、165メッシュ
/インチ、乳剤厚み10μmのマスクを介して導電性ペ
ーストを印刷し、導体厚み約30μmの回路パターン1
04を形成する。又、回路パターン104の形成ととも
に、スルーホール111内にも導電性ペーストが充填さ
れる。尚、回路パターン104の形成方法は、導電性ペ
ーストの印刷による形成方法に限定されるものではな
く、Cu、Ni、アルミニウム等の金属メッキにより形
成しても良い。該メッキによる回路パターン104の形
成の際にも、スルーホール111内には同時にメッキが
施される。このようにして、回路パターン104への半
導体素子101及びコンデンサ部品105の実装が行な
われる。又、図8に示す状態の構成部分を、電子部品内
蔵コアモジュール200とする。以上の動作により、電
子部品内蔵コアモジュール200が製造され、これと同
様にして電子部品内蔵コアモジュール201,202が
製造される。
【0022】次のステップ106では、上述した電子部
品内蔵コアモジュール200〜202について、図9に
示すように、隣接する電子部品内蔵コアモジュール同士
にて上記回路パターン104と上記スルーホール111
とを電気的に接続させて互いの厚み方向に沿って重ね合
わせる。次のステップ107にて、これら電子部品内蔵
コアモジュール200〜202のラミネート処理を行な
う。該ラミネート処理は、加熱装置303にて加熱され
た平面プレス板301、302により加熱され、押圧装
置304にて加圧して実施する。処理条件は、各電子部
品内蔵コアモジュール200〜202において、例えば
ポリエチレンテレフタレート製の熱可塑性樹脂基材50
が使用されている場合、圧力30×10Pa、温度1
60℃、昇圧時間1分、圧力保持時間1分である。以上
の動作により、上記多層構造電子部品内蔵コアモジュー
ル部品が作製される。
【0023】次に、ステップ108において、図10に
示すように、上記多層構造電子部品内蔵コアモジュール
部品300をその厚み方向からポリエチレンテレフタレ
ート、塩化ビニル、ポリカーボネイト、アクリロニトリ
ルブタジエンスチレン等の電気的絶縁性を有するシート
状の第2熱可塑性樹脂基材51及び第3熱可塑性樹脂基
材52にてサンドイッチして、ラミネート処理し、多層
構造電子部品内蔵コアモジュール部品300の封止を行
なう。該ラミネート処理は、加熱された平面プレス板3
01、302により加熱、加圧して実施される。処理条
件は、例えばポリエチレンテレフタレート製の熱可塑性
樹脂基材50を用いた場合、圧力30×10Pa、温
度160℃、昇圧時間1分、圧力保持時間1分である。
【0024】又、該ラミネート処理は、図11に示すロ
ールプレス方式により実施しても良い。図11におい
て、310、311は、加熱装置312にて加熱され、
駆動装置313にて回転されるローラーである。多層構
造電子部品内蔵コアモジュール部品300をその厚み方
向からサンドイッチする形でポリエチレンテレフタレー
ト、塩化ビニル、ポリカーボネイト、アクリロニトリル
プタジエンスチレン等の電気的絶縁性を有するシート状
の第2熱可塑性樹脂基材321及び第3熱可塑性樹脂基
材322をローラー310、311間に供給し、多層構
造電子部品内蔵コアモジュール部品300をその厚み方
向からラミネート処理していく。処理条件は、例えばポ
リエチレンテレフタレート製の熱可塑性樹脂基材50を
用いた場合、圧力30×10Pa、温度140℃、ラ
ミネート速度0.1m/分である。
【0025】以上の工程を経て、図2に示すような、半
導体素子101及びコンデンサ部品105を実装したモ
ジュールとしての電子部品実装済完成品としての機能を
果たす一例に相当するMCM301が完成する。このよ
うに本実施形態によれば、モジュールが半導体素子10
1やコンデンサ部品105を、基板である熱可塑性樹脂
基材50に埋設してなる電子部品内蔵コアモジュール2
00〜202を積み重ねてMCM301を形成する構造
であることから、キャリア基板3上に部品を積み上げて
いく従来の構造と異なり、キャリア基板3の厚み分、M
CMの厚みを薄くすることができる。よって、薄型化が
要求される最近の製品ニーズを満足することが可能とな
る。
【0026】さらに、半導体素子101のバンプ113
やコンデンサ部品105の電極106に直接接触するよ
うに回路パターン104を形成することから、ワイヤボ
ンディング用の電極2を半導体素子1の周囲部分に形成
する必要がない。よって、半導体素子を積み上げていく
際、任意のサイズの半導体素子を用いることができる。
さらに、半導体素子の電極位置に制限が無いため、エリ
アパッドタイプの半導体素子を積み重ねることが可能と
なる。
【0027】第2実施形態 上述の第1実施形態では、半導体素子101のバンプ1
13等が第1熱可塑性樹脂基材50のパターン形成面1
23に露出可能な場合を例に採ったが、例えば第1熱可
塑性樹脂基材50の厚みよりかなり厚みの薄い半導体素
子101やコンデンサ部品105を第1熱可塑性樹脂基
材50に埋設する場合には、図13に示すように、埋設
工程のみでは半導体素子101のバンプ113上やコン
デンサ部品105の電極106上には未だ樹脂の残余部
分501が存在し、上記パターン形成面123にバンプ
113や電極106を露出できないときもある。
【0028】当該第2実施形態は、このような場合に対
応するものである。即ち、上記ステップ104の後、上
記ステップ105の前に、図13に示すように、第1熱
可塑性樹脂基材50の回路パターン形成面123側よ
り、半導体素子101のバンプ113及びコンデンサ部
品105の電極106上を押圧部材500で押圧し、図
14に示すように、バンプ113及び電極106上の樹
脂の残余部分501を押しのけ、形成された凹部115
にてバンプ113及び電極106を露出させる。上記押
圧部材500は、加熱装置502にて加熱され、駆動装
置503にて第1熱可塑性樹脂基材50の厚み方向に沿
って移動する。上記押圧部材500による押圧条件は、
例えば、押圧部材500を200℃に加熱し、荷重98
0mNの力で押圧する。
【0029】これにより、例えば第1熱可塑性樹脂基材
50に比べてかなり厚みの薄い半導体素子101やコン
デンサ部品105を第1熱可塑性樹脂基材50に埋設し
ただけでは、回路パターン形成面123にバンプ113
や電極106を露出できない場合であっても、上記ステ
ップ105以降の工程を実行することができる。したが
って、図15に示すように、電極102上にバンプ11
3を形成していない半導体素子の使用が可能となり、
又、電極が突起していないフィルム状のコンデンサ部品
が使用可能となる等、電子部品の形状の選択範囲を拡大
することができる。又、上記押圧部材500による押圧
工程により、回路パターン形成面123における電極の
露出面積をより拡大することもできる。よって、図7に
示すように埋設工程により回路パターン形成面123に
バンプ113等が既に露出している場合であっても押圧
部材500による押圧工程を実行することができる。
【0030】第3実施形態 第3実施形態では、図16に示すように、上記ステップ
108にて使用する第3熱可塑性樹脂基材52には、当
該第3熱可塑性樹脂基材52が接触する電子部品内蔵コ
アモジュール200に形成されている回路パターン10
4の内、外部との通信に関与する部分に対応して、予め
外部電極端子600を埋設しておく。上記外部電極端子
600は、MCMと外部との通信を行うための電極であ
り、例えばCu、ステンレス、アルミニウム等の金属箔
や、ガラスエポキシ基板にAuメッキが施されたよう
な、電気的導通が可能な材料で構成される。又、第3熱
可塑性樹脂基材52に対する外部電極端子600の埋設
は、半導体素子101やコンデンサ部品105を第1熱
可塑性樹脂基材50に埋設したときと同様、熱プレスに
より実施する。又、図17に示すように、外部電極端子
600は、第3熱可塑性樹脂基材52に埋設しておくの
ではなく、多層構造電子部品内蔵コアモジュール部品3
00の回路パターン104における上記外部との通信に
関与する部分に予め配置しておく構成でも良い。
【0031】図16及び図17における構成にてラミネ
ート処理を実施することで、図18に示すようなMCM
331が形成される。尚、上記ラミネート処理は、図1
0に示す面プレス方式や、図11に示すロールラミネー
ト方式のどちらでも実施することができる。上記ラミネ
ート処理後、第3熱可塑性樹脂基材52において上記外
部電極端子600に対向する露出用部分601の樹脂を
除去することで、図19に示すように外部電極端子60
0が外部通信用窓602にて外部に露出させる。これに
て、外部と電気的導通が可能な端子として外部電極端子
600は機能する。尚、本第3実施形態では、外部電極
端子600は1箇所にのみ埋設されているが、これに限
定されるものではなく、複数個に埋設しても良い。
【0032】このような構成を有し、電子部品実装済完
成品の機能を果たす一例としてのMCM331は、他の
電子部品搭載基板と接続が可能になる。又、例えばIC
カードの一種であるコンビカードにおける接触カード用
コンタクト端子として外部電極端子600を用いれば、
MCM331内の回路パターン104でコイルを形成す
ることで、MCM331単体でコンビカードを形成する
ことができる。
【0033】第4実施形態 上述の第3実施形態では、第3熱可塑性樹脂基材52の
露出用部分601の樹脂を除去して外部通信用窓602
を形成したが、外部通信用窓602の形成方法はこれに
限定されない。例えば、当該第4実施形態では、図20
に示すように、上記外部通信用窓602を予め形成し、
該外部通信用窓602に対向して上記外部電極端子60
0を埋設した第3熱可塑性樹脂基材53を用い、上記回
路パターン104の内、外部との通信に関与する部分に
外部電極端子600を対応させて第3熱可塑性樹脂基材
53を配置する。外部電極端子600の埋設動作は、本
実施形態では、半導体素子101やコンデンサ部品10
5を第1熱可塑性樹脂基材50に埋設する場合と同様
に、第3熱可塑性樹脂基材53に対し、熱プレスにより
実施する。
【0034】さらに又、外部通信用窓602に対向して
上記外部電極端子600を予め埋設した第3熱可塑性樹
脂基材53を用いるのではなく、図21に示すように、
外部電極端子600は、多層構造電子部品内蔵コアモジ
ュール部品300の回路パターン104における上記外
部との通信に関与する部分に予め配置しておく構成でも
良い。そして、外部通信用窓602を設けた第3熱可塑
性樹脂基材54を、外部電極端子600と上記外部通信
用窓602とが対向するように配置して、上記ラミネー
ト処理を行うようにすることもできる。このような第4
実施形態のMCMでも、上述の第3実施形態のMCM3
31の場合と同様の効果を得ることができる。
【0035】
【発明の効果】以上詳述したように、本発明の第1態様
の積層型電子部品実装済部品の製造方法によれば、第1
基材内へ電子部品を埋設して構成される第1〜第3実装
済部品を重ね合わせることから、キャリア基板上に電子
部品を積層してなる従来の積層型電子部品実装済部品に
比べて上記キャリア基板の厚さ分、積層型電子部品実装
済部品の厚みを薄くすることができる。よって、薄型化
が要求される最近の製品ニーズを満足することが可能と
なる。又、上記電子部品と上記第1基材上の回路パター
ンとはワイヤボンディングではなく直接に電気的接続を
図ることから、使用される電子部品が従来のように周囲
部分に電極を配置した電子部品に限定されることはな
く、さらに電子部品の大きさが制限されることもない。
【0036】又、上記電子部品の第1基材への埋設後、
該電子部品の電極を露出させた後、回路パターンの形成
を行なうことで、例えば第1基材の厚みよりかなり厚み
の薄い電子部品を第1基材に埋設した場合であっても、
埋設した電子部品と上記回路パターンとを電気的に接続
することができる。よって、種々の形態の電子部品が使
用可能となり電子部品の選択範囲を拡大することができ
る。
【0037】又、本発明の第2態様の電子部品実装済完
成品の製造方法、及び第3態様の電子部品実装済完成品
によれば、上述した第1態様の積層型電子部品実装済部
品を用いることから、上述のように、電子部品実装済完
成品の薄型化、及び使用可能な電子部品の選択範囲の拡
大を図ることができる。
【図面の簡単な説明】
【図1】 本発明の実施形態における多層構造電子部品
内蔵コアモジュール部品の断面図である。
【図2】 本発明の実施形態における電子部品実装済完
成品の断面図である。
【図3】 図1、図2に示す多層構造電子部品内蔵コア
モジュール部品に備わる半導体素子を示す図である。
【図4】 図1、図2に示す多層構造電子部品内蔵コア
モジュール部品に備わる電子部品の図である。
【図5】 図1、図2に示す多層構造電子部品内蔵コア
モジュール部品、電子部品実装済完成品の製造過程を説
明するための図であり、図12に示すステップ102に
おける状態を示す図である。
【図6】 図1、図2に示す多層構造電子部品内蔵コア
モジュール部品、電子部品実装済完成品の製造過程を説
明するための図であり、図12に示すステップ103に
おける状態を示す図である。
【図7】 図1、図2に示す多層構造電子部品内蔵コア
モジュール部品、電子部品実装済完成品の製造過程を説
明するための図であり、図12に示すステップ104に
おける状態を示す図である。
【図8】 図1、図2に示す多層構造電子部品内蔵コア
モジュール部品、電子部品実装済完成品の製造過程を説
明するための図であり、図12に示すステップ105に
おける状態を示す図である。
【図9】 図1、図2に示す多層構造電子部品内蔵コア
モジュール部品、電子部品実装済完成品の製造過程を説
明するための図であり、図12に示すステップ106に
おける状態を示す図である。
【図10】 図1、図2に示す多層構造電子部品内蔵コ
アモジュール部品、電子部品実装済完成品の製造過程を
説明するための図であり、図12に示すステップ107
における状態を示す図である。
【図11】 図1、図2に示す多層構造電子部品内蔵コ
アモジュール部品、電子部品実装済完成品の製造過程を
説明するための図であり、図12に示すステップ107
における他の実施形態を示す図である。
【図12】 図1、図2に示す多層構造電子部品内蔵コ
アモジュール部品、電子部品実装済完成品の製造過程を
示すフローチャートである。
【図13】 図1、図2に示す多層構造電子部品内蔵コ
アモジュール部品、電子部品実装済完成品の第2実施形
態を示す図であって、図12に示すステップ104後、
ステップ105前に実行される押圧動作を示す図であ
る。
【図14】 図13に示す押圧動作後の状態を示す図で
ある。
【図15】 図13に示す押圧動作を実行して形成され
る多層構造電子部品内蔵コアモジュール部品の変形例に
おける断面図である。
【図16】 図1、図2に示す多層構造電子部品内蔵コ
アモジュール部品、電子部品実装済完成品の第3実施形
態を示す図である。
【図17】 図16に示す第3実施形態の多層構造電子
部品内蔵コアモジュール部品、電子部品実装済完成品の
変形例を示す図である。
【図18】 図16に示す第3実施形態の電子部品実装
済完成品を示す図である。
【図19】 図16に示す第3実施形態の電子部品実装
済完成品を示す図である。
【図20】 図1、図2に示す多層構造電子部品内蔵コ
アモジュール部品、電子部品実装済完成品の第4実施形
態を示す図である。
【図21】 図20に示す電子部品実装済完成品の変形
例を示す図である。
【図22】 従来のMCMの構造を示す断面図である。
【図23】 従来のMCMの製造工程を示すフローチャ
ートである。
【符号の説明】 50…第1熱可塑性樹脂基材、51…第2熱可塑性樹脂
基材、52…第3熱可塑性樹脂基材、101…半導体素
子、102…電極、104…回路パターン、105…コ
ンデンサ部品、106…電極、111…スルーホール、
123…回路パターン形成面、200〜202…電子部
品内蔵コアモジュール、300…多層構造電子部品内蔵
コアモジュール、301…MCM、600…外部通信用
電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 25/04 H05K 3/28 F 5E346 25/18 3/40 E H05K 1/18 G06K 19/00 K 3/28 H01L 25/04 Z 3/40 Fターム(参考) 2C005 MA15 NA02 PA27 RA04 5B035 AA00 BA05 BC00 CA07 CA08 5E314 AA26 BB02 BB12 CC15 DD08 FF01 FF12 GG17 5E317 AA24 BB01 BB11 CC22 CD23 CD34 GG14 5E336 AA08 BB03 BB15 BC26 CC31 CC51 GG14 5E346 AA12 AA15 AA17 AA22 AA35 AA43 AA60 BB01 BB16 CC08 CC31 CC32 CC37 CC38 DD02 DD34 EE06 EE08 FF18 FF45 GG19 GG28 GG40 HH24

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 導電性貫通穴(111)を有する第1基
    材(50)内へ電子部品(101、105)を埋設し、
    該埋設された電子部品の電極(102、106)及び上
    記導電性貫通穴と電気的に接続する回路パターン(10
    4)を上記第1基材の回路パターン形成面(123)に
    形成して上記電極及び上記導電性貫通穴と上記回路パタ
    ーンとの電気的接続を図った第1実装済部品(200)
    を作製し、 上記第1実装済部品と同様に作製された一又は複数の第
    2実装済部品(201、202)、及び上記第1実装済
    部品について、上記第1実装済部品及び上記第2実装済
    部品の一方における上記回路パターンと、他方における
    上記導電性貫通穴とを電気的に接続させて互いの厚み方
    向に沿って重ね合わせる、ことを特徴とする積層型電子
    部品実装済部品の製造方法。
  2. 【請求項2】 上記第1実装済部品及び上記第2実装済
    部品について、上記第1基材内への上記電子部品の埋設
    後、上記回路パターン形成前に、埋設された上記電子部
    品の上記電極を上記回路パターン形成面に露出させ、該
    露出後に上記回路パターンを形成する、請求項1記載の
    積層型電子部品実装済部品の製造方法。
  3. 【請求項3】 請求項1又は2記載の積層型電子部品実
    装済部品の製造方法を用いて積層型電子部品実装済部品
    を製造した後、 上記積層型電子部品実装済部品の厚み方向から第2基材
    (51)及び第3基材(52)にて上記積層型電子部品
    実装済部品のラミネート処理を行なうことを特徴とする
    電子部品実装済完成品の製造方法。
  4. 【請求項4】 上記ラミネート処理前に、上記第2基材
    及び上記第3基材の少なくとも一方に、上記積層型電子
    部品実装済部品内の上記回路パターンと電気的に接続さ
    れる外部通信用電極(600)を設け、上記ラミネート
    処理の際には上記外部通信用電極と上記回路パターンと
    を電気的に接続して上記ラミネート処理を行なう、請求
    項3記載の電子部品実装済完成品の製造方法。
  5. 【請求項5】 上記ラミネート処理後、上記外部通信用
    電極を露出させる、請求項4記載の電子部品実装済完成
    品の製造方法。
  6. 【請求項6】 請求項3から5のいずれかに記載の電子
    部品実装済完成品の製造方法にて製造されたことを特徴
    とする電子部品実装済完成品。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004165562A (ja) * 2002-11-15 2004-06-10 Denso Corp スピーカ付基板及びその製造方法
JP2004247706A (ja) * 2003-01-23 2004-09-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2006024891A (ja) * 2004-06-10 2006-01-26 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7286367B2 (en) 2002-01-11 2007-10-23 Denso Corporation Printed circuit board with a built-in passive device, manufacturing method of the printed circuit board, and elemental board for the printed circuit board
US7566584B2 (en) 2005-05-23 2009-07-28 Seiko Epson Corporation Electronic substrate manufacturing method, semiconductor device manufacturing method, and electronic equipment manufacturing method
JP2011187919A (ja) * 2010-03-05 2011-09-22 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板及びその製造方法
JP2012231182A (ja) * 2012-08-13 2012-11-22 Shinko Electric Ind Co Ltd 微細配線パッケージ
US8530753B2 (en) 2008-12-24 2013-09-10 Shinko Electric Industries Co., Ltd. Fine wiring package and method of manufacturing the same
DE102021000556A1 (de) 2021-02-03 2022-08-04 Giesecke+Devrient Mobile Security Gmbh Verfahren zur Herstellung einer Chipkarte, Kartenkörper für eine Chipkarte und Chipkarte

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7286367B2 (en) 2002-01-11 2007-10-23 Denso Corporation Printed circuit board with a built-in passive device, manufacturing method of the printed circuit board, and elemental board for the printed circuit board
JP2004165562A (ja) * 2002-11-15 2004-06-10 Denso Corp スピーカ付基板及びその製造方法
JP2004247706A (ja) * 2003-01-23 2004-09-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JP2006024891A (ja) * 2004-06-10 2006-01-26 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4660259B2 (ja) * 2004-06-10 2011-03-30 三洋電機株式会社 半導体装置の製造方法
US7566584B2 (en) 2005-05-23 2009-07-28 Seiko Epson Corporation Electronic substrate manufacturing method, semiconductor device manufacturing method, and electronic equipment manufacturing method
US8530753B2 (en) 2008-12-24 2013-09-10 Shinko Electric Industries Co., Ltd. Fine wiring package and method of manufacturing the same
JP2011187919A (ja) * 2010-03-05 2011-09-22 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板及びその製造方法
JP2012231182A (ja) * 2012-08-13 2012-11-22 Shinko Electric Ind Co Ltd 微細配線パッケージ
DE102021000556A1 (de) 2021-02-03 2022-08-04 Giesecke+Devrient Mobile Security Gmbh Verfahren zur Herstellung einer Chipkarte, Kartenkörper für eine Chipkarte und Chipkarte

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