TWI406374B - 銅製程晶片之封裝構造 - Google Patents

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Description

銅製程晶片之封裝構造
本發明係有關於半導體裝置之封裝構造，特別係有關於一種銅製程晶片之封裝構造。
關於半導體裝置元件，現今正朝向更小線寬、更高積極密度的方向發展。當積體電路最小線寬降低至0.25微米以下時，由金屬導線本身的電阻及介電層寄生電容所引起的時間延遲(RC delay)，已成為影響元件運算速度的主要關鍵。因此，為了提高元件的運算速度，目前業者於0.13微米以下之高階製程已逐漸改採銅金屬導線來取代傳統的鋁/鎢或鋁/銅導線，銅製程已成為全世界高階積體電路多層導線技術的主流。然而，銅是較為活潑的金屬，對矽晶材料以及大多數之介電質材料而言，由晶片或基板散發出的銅離子都是影響性質的污染物。矽晶片的半導體層一旦受到銅離子之滲入，將使少數載子生命週期縮短及元件漏電流增加。再者，若銅離子滲入矽晶片內介電層，也會使晶片的崩潰電場降低及漏電流增加。
習知銅製程晶片之封裝構造中，除了晶片具有銅金屬導線，在基板上也形成有細密的銅線路層，各銅線路層上的I/O連接墊通常另需再鍍上一層金(Au)層，藉以防止氧化並幫助接合，並可藉由打線方式而電性連接至晶片，並在金層與銅線路層之間形成有一阻障層，以避免金層與銅線路層之間產生金屬擴散。然此阻障層僅局部形成I/O連接墊下且相當的局部化且薄，無法阻止由銅線路層之線路部位散發出之銅離子擴散到銅製程晶片之半導體層，加上銅製程晶片之本身銅離子的散發更容易造成晶片功能失效。特別是銅製程晶片之堆疊封裝構造中，介設在上晶片與基板之間的中間晶片更容易有晶片功能失效的問題。
本發明之主要目的係在於提供一種銅製程晶片之封裝構造與其使用之銅製程晶片，可防止銅離子從基板之銅線路層擴散至銅製程晶片之主動面，進而避免誘發銅製程晶片的功能失效。
本發明之次一目的係在於提供一種銅製程晶片之封裝構造與其使用之銅製程晶片，應用於多晶片堆疊結構時，能使銅製程晶片堆疊之間不會有銅離子擴散污染，提高產品信賴度。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種銅製程晶片之封裝構造，主要包含一基板、一第一銅製程晶片以及至少一第一電性連接元件。該基板係具有一核心層、一具有連接墊之銅線路層、一圖案化擴散障蔽層以及一防銲層，該銅線路層係形成於該核心層上，該圖案化擴散障蔽層之圖案係與該銅線路層之圖案完全一致，以完整覆蓋於該銅線路層之上，該防銲層係覆蓋該圖案化擴散障蔽層與該核心層，該防銲層係具有至少一開孔，係顯露該圖案化擴散障蔽層在該連接墊上的部位，該基板係更具有一接合層，係附著於該圖案化擴散障蔽層在該開孔內之部位。該第一銅製程晶片係設置於該基板上，該第一銅製程晶片係具有至少一第一銅墊。該第一電性連接元件係連接該第一銅墊與該接合層。本發明還揭示一種上述封裝構造使用之銅製程晶片。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述的封裝構造中，該圖案化擴散障蔽層之材質係可為鎳(Ni)。
在前述的封裝構造中，該第一電性連接元件係可為打線形成之銲線。
在前述的封裝構造中，該第一電性連接元件之材質係可為金，該接合層之材質亦可為金。
在前述的封裝構造中，該圖案化擴散障蔽層係可作為一形成該銅線路層之蝕刻遮罩，而使該銅線路層不延伸至該核心層之邊緣。
在前述的封裝構造中，該第一銅製程晶片係可包含一第一半導體層、一第一晶背黏著層以及一第一擴散障蔽層，其中該第一擴散障蔽層係介設於該第一半導體層與該第一晶背黏著層之間，且全面覆蓋該第一半導體層。
在前述的封裝構造中，可另包含一第二銅製程晶片以及至少一第二電性連接元件。該第二銅製程晶片係設置於該第一銅製程晶片上，該第二銅製程晶片係具有至少一第二銅墊。該第二電性連接元件係連接該第二銅墊與該第一銅墊。
在前述的封裝構造中，該第二銅製程晶片係可包含一第二半導體層、一第二晶背黏著層以及一第二擴散障蔽層，其中該第二擴散障蔽層係介設於該第二半導體層與該第二晶背黏著層之間，且全面覆蓋該第二半導體層。
在前述的封裝構造中，該第二擴散障蔽層係可為晶圓級濺鍍形成。
在前述的封裝構造中，該第二擴散障蔽層之材質係可為鎳(Ni)。
在前述的封裝構造中，該第二半導體層係可具有經晶背研磨之厚度。
由以上技術方案可以看出，本發明之銅製程晶片之封裝構造與其使用之銅製程晶片，具有以下優點與功效：
一、可藉由基板之圖案化擴散障蔽層之圖案與該銅線路層之圖案完全一致作為其中之一技術手段，圖案化擴散障蔽層能完整覆蓋於銅線路層之上，可防止銅離子從基板之銅線路層擴散至銅製程晶片之主動面，進而避免誘發銅製程晶片的功能失效。本發明特別適用於解決銅製程晶片之堆疊封裝構造中使中間晶片之功能失效的問題。
二、可藉由銅製程晶片在半導體層背面增設的全面覆蓋擴散障蔽層作為其中之一技術手段，應用於多晶片堆疊結構時，能使銅製程晶片堆疊之間不會有銅離子擴散污染，提高產品信賴度。
三、可藉由圖案化擴散障蔽層完整覆蓋於銅線路層之上作為其中之一技術手段，使圖案化擴散障蔽層作為形成銅線路層之蝕刻遮罩，能使銅線路層不延伸至核心層之邊緣，即不需要習知的電鍍導線也不會有外露在核心層邊緣的電鍍導線斷面，以避免靜電放電。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種銅製程晶片之封裝構造舉例說明於第1圖之局部截面示意圖與第2圖之截面示意圖。該封裝構造100主要包含一基板110、一第一銅製程晶片120以及至少一第一電性連接元件130。
該基板110係具有一核心層111、一具有連接墊112之銅線路層113、一圖案化擴散障蔽層114以及一防銲層115。該基板110係作為晶片載體與對晶片電性轉接之用，通常係為印刷電路板。該核心層111係作為該基板110之中心結構層，一般是玻璃纖維強化樹脂，選用的樹脂材質可為環氧樹脂(epoxy resin)、聚亞醯胺(polyimide)樹脂、BT(bismaleimide trazine)樹脂、FR4樹脂等。
該銅線路層113係形成於該核心層111上。該銅線路層113係為由銅箔蝕刻的線路結構，使銅層經曝光(exposing)、顯影(developing)、蝕刻(etching)等製程而圖案化(patterning)以形成多數導電跡線(conductive trace)，並形成有連接墊(bonding pad)112。其中一條導電跡線與對應連接之連接墊112可見於第4圖。
如第4圖所示，該圖案化擴散障蔽層114之圖案係與該銅線路層113之圖案完全一致，以完整覆蓋於該銅線路層113之上，可用於保護該銅線路層113之金屬層不易被氧化，並用以避免銅離子從該銅線路層113散發擴散至該第一銅製程晶片120，進而避免誘發該第一銅製程晶片120的功能失效。特別是避免銅離子從該銅線路層113的導電跡線散發擴散至該第一銅製程晶片120之一第一半導體層122。較佳地，該圖案化擴散障蔽層114之材質係可為鎳(Ni)，具有良好之銅離子擴散障蔽能力。該圖案化擴散障蔽層114之厚度介於1至20微米(μm)。
該防銲層115係覆蓋該圖案化擴散障蔽層114與該核心層111，該防銲層115係具有至少一開孔116，該開孔116係顯露該圖案化擴散障蔽層114在該連接墊112上的部位。該基板110係更具有一接合層117，係附著於該圖案化擴散障蔽層114在該開孔116內之部位。較佳地，該接合層117係可為金(Au)層，可提升該基板110與該第一銅製程晶片120之間在進行打金線過程中構成穩固的電性連接。
具體而言，如第2圖所示，該基板110可另包含複數個外接墊118與一防銲層119。該些外接墊118係形成於該核心層111下表面，用以設置複數個銲球160。該些外接墊118經內部線路結構電性連接至對應之連接墊112。該些銲球160可供與一外部之印刷電路板(printed circuit board,PCB)電性連接或堆疊另一半導體封裝構造。該些外接墊118之材質亦可為銅。該基板110係為積層式(laminate)且為雙面導通之電路板。
詳細而言，該些防銲層115、119係分別塗佈於該基板110之上下表面，以形成一能遮覆導電跡線以免於受外界水氣、污染物侵害之保護層。該些防銲層115、119可為俗稱之「綠漆」(Solder mask or Solder Resist)，以環氧樹脂及感光樹脂為主要成份。但該些防銲層115、119不限定綠色，亦可為黑色、紅色、藍色或其它任意顏色等。
請再參閱第1圖所示，該第一銅製程晶片120係設置於該基板110上，該第一銅製程晶片120係具有至少一第一銅墊121。該第一銅製程晶片120係可包含該第一半導體層122以及一第一晶背黏著層123。該第一半導體層122之材質可為矽、砷化鎵或其它半導體材質，其係可具有經晶背研磨之厚度。即該第一半導體層122係經研磨至適當之厚度後再黏貼該第一晶背黏著層123，再利用該第一晶背黏著層123黏貼該第一銅製程晶片120之背面至該基板110上。該第一晶背黏著層123係可利用網印或針筒點膠、貼附等方法形成在該第一銅製程晶片120之背面，其材質係可為樹脂、B階膠體、黏性膠片(Film)、環氧黏膠(Epoxy)、非導電膠或液態膠體。該第一銅製程晶片120係為銅製程製作之積體電路，該些第一銅墊(copperbond pad)121係可單(多)排排列在該第一銅製程晶片120主動面之周邊，並以銅互連線路124連接，作為連接積體電路之對外端點。在本實施例中，該第一銅製程晶片120係可為一種記憶體晶片，例如同步動態隨機存取記憶體(SDRAM)或雙倍速率傳輸動態隨機存取記憶體(DDRDRAM)等等。
如第1圖所示，該第一電性連接元件130係連接該第一銅墊121與該接合層117。該第一電性連接元件130係可為打線形成之銲線。較佳地，該第一電性連接元件130之材質係可為金，該接合層117之材質亦可為金，藉此達到良好之鍛接接合力。另外，也可以使用導電性較佳的銅銲線來代替。
如第2圖所示，該封裝構造100可另包含一第二銅製程晶片140以及至少一第二電性連接元件150。該第二銅製程晶片140係設置於該第一銅製程晶片120上，該第二銅製程晶片140係具有至少一第二銅墊141，該些第二銅墊141係以銅互連線路144連接。該第二電性連接元件150係連接該第二銅墊141與該第一銅墊121。具體而言，該第二銅製程晶片140係可包含一第二半導體層142以及一第二晶背黏著層143。該第二銅製程晶片140之結構係可相同於該第一銅製程晶片120，不再贅述。在其他實施例中，在該第二銅製晶片120上亦可往上再堆疊設置更多之銅製晶片，以達到較高之容量或達到較多之功能應用。
如第2圖所示，該封裝構造100可更包含一封膠體170，其係為一環氧模封化合物(Epoxy Molding Compound,EMC)，以壓模或點膠方式密封該些晶片120、140與該些電連接元件130、150，以提供適當的封裝保護以防止電性短路與塵埃污染。
請參閱第3A至3E圖所示，本發明進一步說明該基板110之該圖案化擴散障蔽層114與該銅線路層113之一種可行但非限定之形成方法，以彰顯本案的功效。
首先，請參閱第3A圖所示，提供上述之基板110之該核心層111，在該基板110之該核心層111之上表面全面形成有一銅箔10。接著，如第3B圖所示，於該銅箔10上形成一光阻層20，以曝光(exposing)與顯影(developing)方式使其具有複數個開口21。該些開口21係為上述之圖案化擴散障蔽層114的預定形成區域。該光阻層20較佳係可為一乾膜光阻。之後，請參閱第3C圖所示，以電鍍方式在該些開口21內設置該圖案化擴散障蔽層114，其係沉積於該銅箔10預定保留為線路之部位。之後，請參閱第3D圖所示，以去光阻(photoresist stripping)方式移除該光阻層20。請參閱第3E圖所示，再以蝕刻(etching)方式移除該銅箔10未被該圖案化擴散障蔽層114覆蓋之外露部份，並形成上述具有連接墊112之銅線路層113。因此，如第4圖所示，該圖案化擴散障蔽層114之圖案能與該銅線路層113之圖案完全一致，以完整覆蓋於該銅線路層113之上表面。值得一提的，如第3D與3E圖所示，該圖案化擴散障蔽層114係作為形成該銅線路層113之蝕刻遮罩，而使該銅線路層113不延伸至該核心層111之邊緣，即不需要習知的電鍍導線，也不會有外露在核心層111邊緣的電鍍導線斷面，以避免靜電放電。因此，本發明不需要另外形成電鍍延伸導線，藉此提昇封裝基板的佈線密度，並且可以避免電鍍延伸導線所導致的訊號干擾及雜訊問題。
依據本發明之第二具體實施例，另一種銅製程晶片之封裝構造說明於第5圖之局部截面示意圖。該封裝構造200主要包含一基板110、一第一銅製程晶片120以及至少一第一電性連接元件130。其中與第一實施例相同的主要元件將以相同符號標示，故可理解亦具有上述之相同作用，在此不再予以贅述。
在本實施例中，該第一銅製程晶片120係可另包含一第一擴散障蔽層224，其係介設於第一半導體層122與第一晶背黏著層123之間，且全面覆蓋該第一半導體層122。該第二銅製程晶片140係可另包含一第二擴散障蔽層244，其係介設於上述之第二半導體層142與上述之第二晶背黏著層143之間，且全面覆蓋該第二半導體層142。
具體而言，較佳地，該第一擴散障蔽層224與該第二擴散障蔽層244之材質係可為鎳(Ni)。該第一擴散障蔽層224與該第二擴散障蔽層244係可為晶圓級濺鍍形成。即在晶圓階級時，將晶圓之背面研磨至適當厚度後，再於晶圓背面濺鍍形成，之後再進行切割以形成複數個銅製程晶片。在擴散障蔽層上形成之晶背黏著層可在切割之前或之後實施。在本實施例中，該第二銅製晶片140小於該第一銅製程晶片120。在其他實施例中，該第一銅製程晶片120與該第二銅製晶片140亦可為實質相同之晶片，具有相同之晶片尺寸與構造，並可由同一晶圓製程中形成。
因此，本發明藉由將該第二銅製程晶片140在該第二半導體層142背面增設的全面覆蓋擴散障蔽層244，應用於多晶片堆疊結構時，該第一銅製程晶片120主動面之該第一銅墊121與銅互連線路124散發之銅離子，能被該第二擴散障蔽層244與該第一擴散障蔽層224(或該圖案化擴散障蔽層114)有效限制在該第一銅製程晶片120內，該第二銅製程晶片140主動面之該第二銅墊141與銅互連線路144散發之銅離子能被該第二擴散障蔽層244有效限制在該第二銅製程晶片140內，該基板110之銅線路層113散發之銅離子，能被該圖案化擴散障蔽層114有效限制在該基板110內，故能使多個銅製程晶片堆疊之間不會有銅離子擴散污染的問題，提高產品信賴度。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
10．．．銅箔
20．．．光阻層
21．．．開口
100．．．封裝構造
110．．．基板
111．．．核心層
112．．．連接墊
113．．．銅線路層
114．．．圖案化擴散障蔽層
115．．．防銲層
116．．．開孔
117．．．接合層
118．．．外接墊
119．．．防銲層
120．．．第一銅製程晶片
121．．．第一銅墊
122．．．第一半導體層
123．．．第一晶背黏著層
124．．．銅互連線路
130．．．第一電性連接元件
140．．．第二銅製程晶片
141．．．第二銅墊
142．．．第二半導體層
143．．．第二晶背黏著層
144．．．銅互連線路
150．．．第二電性連接元件
160．．．銲球
170．．．封膠體
200．．．封裝構造
224．．．第一擴散障蔽層
244．．．第二擴散障蔽層
第1圖：依據本發明之第一具體實施例的銅製程晶片之封裝構造之截面示意圖。
第2圖：依據本發明之第一具體實施例的一種銅製程晶片之封裝構造在未封膠前之局部截面示意圖。
第3A至3E圖：依據本發明之第一具體實施例的銅製程晶片之封裝構造形成圖案化擴散障蔽層中元件之截面示意圖。
第4圖：依據本發明之第一具體實施例的銅製程晶片之封裝構造中圖案化擴散障蔽層與銅線路層之局部立體示意圖。
第5圖：依據本發明之第二具體實施例的一種銅製程晶片之封裝構造之未封膠前之局部截面示意圖。
110．．．基板
111．．．核心層
112．．．連接墊
113．．．銅線路層
114．．．圖案化擴散障蔽層
115．．．防銲層
116．．．開孔
117．．．接合層
118．．．外接墊
119．．．防銲層
120．．．第一銅製程晶片
121．．．第一銅墊
122．．．第一半導體層
123．．．第一晶背黏著層
124．．．銅互連線路
130．．．第一電性連接元件
140．．．第二銅製程晶片
141．．．第二銅墊
142．．．第二半導體層
143．．．第二晶背黏著層
144．．．銅互連線路
200．．．封裝構造
224．．．第一擴散障蔽層
244．．．第二擴散障蔽層

Claims (13)

  1. 一種銅製程晶片之封裝構造，包含：一基板，係具有一核心層、一具有連接墊之銅線路層、一圖案化擴散障蔽層以及一防銲層，該銅線路層係形成於該核心層上，該圖案化擴散障蔽層之圖案係與該銅線路層之圖案完全一致，以完整覆蓋於該銅線路層之上，該防銲層係覆蓋該圖案化擴散障蔽層與該核心層，該防銲層係具有至少一開孔，係顯露該圖案化擴散障蔽層在該連接墊上的部位，該基板係更具有一接合層，係附著於該圖案化擴散障蔽層在該開孔內之部位；一第一銅製程晶片，係設置於該基板上，該第一銅製程晶片係具有至少一第一銅墊，其中該第一銅製程晶片係包含一第一半導體層、一第一晶背黏著層以及一第一擴散障蔽層，其中該第一擴散障蔽層係介設於該第一半導體層與該第一晶背黏著層之間，且全面覆蓋該第一半導體層；以及至少一第一電性連接元件，係連接該第一銅墊與該接合層。
  2. 根據申請專利範圍第1項之銅製程晶片之封裝構造，其中該圖案化擴散障蔽層之材質係為鎳(Ni)。
  3. 根據申請專利範圍第1項之銅製程晶片之封裝構造，其中該第一電性連接元件係為打線形成之銲線。
  4. 根據申請專利範圍第1項之銅製程晶片之封裝構 造，其中該第一電性連接元件之材質係為金，該接合層之材質亦為金。
  5. 根據申請專利範圍第1項之銅製程晶片之封裝構造，其中該圖案化擴散障蔽層係作為一形成該銅線路層之蝕刻遮罩，而使該銅線路層不延伸至該核心層之邊緣。
  6. 一種銅製程晶片之封裝構造，包含：一基板，係具有一核心層、一具有連接墊之銅線路層、一圖案化擴散障蔽層以及一防銲層，該銅線路層係形成於該核心層上，該圖案化擴散障蔽層之圖案係與該銅線路層之圖案完全一致，以完整覆蓋於該銅線路層之上，該防銲層係覆蓋該圖案化擴散障蔽層與該核心層，該防銲層係具有至少一開孔，係顯露該圖案化擴散障蔽層在該連接墊上的部位，該基板係更具有一接合層，係附著於該圖案化擴散障蔽層在該開孔內之部位；一第一銅製程晶片，係設置於該基板上，該第一銅製程晶片係具有至少一第一銅墊；至少一第一電性連接元件，係連接該第一銅墊與該接合層；一第二銅製程晶片，係設置於該第一銅製程晶片上，該第二銅製程晶片係具有至少一第二銅墊，其中該第二銅製程晶片係包含一第二半導體層、一第二晶背黏著層以及一第二擴散障蔽層，其中 該第二擴散障蔽層係介設於該第二半導體層與該第二晶背黏著層之間，且全面覆蓋該第二半導體層；以及至少一第二電性連接元件，係連接該第二銅墊與該第一銅墊。
  7. 根據申請專利範圍第6項之銅製程晶片之封裝構造，其中該第二擴散障蔽層係為晶圓級濺鍍形成。
  8. 根據申請專利範圍第6項之銅製程晶片之封裝構造，其中該第二擴散障蔽層之材質係為鎳(Ni)。
  9. 根據申請專利範圍第6項之銅製程晶片之封裝構造，其中該第二半導體層係具有經晶背研磨之厚度。
  10. 一種銅製程晶片，係具有至少一銅墊並包含一半導體層、一晶背黏著層以及一擴散障蔽層，其中該擴散障蔽層係介設於該半導體層與該晶背黏著層之間，且全面覆蓋該半導體層。
  11. 根據申請專利範圍第10項之銅製程晶片，其中該擴散障蔽層係為晶圓級濺鍍形成。
  12. 根據申請專利範圍第10項之銅製程晶片，其中該擴散障蔽層之材質係為鎳(Ni)。
  13. 根據申請專利範圍第10項之銅製程晶片，其中該半導體層係具有經晶背研磨之厚度。
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