TWI392073B - 嵌埋有半導體元件之封裝基板之製法 - Google Patents

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Description

嵌埋有半導體元件之封裝基板之製法
本發明係有關於一種封裝基板及其製法，尤指一種嵌埋有半導體元件之封裝基板及其製法。
隨著半導體封裝技術的演進，除了傳統打線式(Wire bonding)半導體封裝技術以外，目前半導體裝置(Semiconductor device)已開發出不同的封裝型態，例如直接在一封裝基板(packaging substrate)中嵌埋並電性整合一具有積體電路之半導體晶片，此種半導體裝置可縮減整體體積並提昇電性功能。
請參閱第1A至1E圖，係為習知嵌埋有半導體晶片之封裝基板之製法；如第1A圖所示，提供一半導體晶片11及具有開口100之承載板10，該半導體晶片11具有作用面11a，且該作用面11a具有複數電極墊111，藉由將結合材料12形成於該承載板10之開口100與半導體晶片11之間，而將該半導體晶片11固定於開口100中；如第1B圖所示，於該半導體晶片11之作用面11a、結合材料12及承載板10上形成導電層13，再於導電層13上形成阻層14，並於對應該些電極墊111之位置形成開口區140；如第1C圖所示，於該開口區140中之導電層13上電鍍形成尺寸大於電極墊111之凸塊15，以利於後續製程之電性連接對位；如第1D圖所示，移除該阻層14及其所覆蓋之導電層13，以顯露該凸塊15及半導體晶片11 之作用面11a；如第1E圖所示，於凸塊15、半導體晶片11及承載板10上形成增層結構16，該增層結構16係包括至少一介電層161、設於介電層161上之線路層162，以及形成於介電層161中並電性連接凸塊15及線路層162之導電盲孔163，且最外層之線路層162具有複數電性接觸墊164，並於該增層結構16上設有防焊層17，且具有複數開孔170以對應顯露電性接觸墊164。
然而，上述封裝結構之製法中，需藉由在開口100與半導體晶片11之間填入結合材料12以固定半導體晶片11，致使該結合材料12尚未固化前存在有流溢出間隙外的問題，而增加製程的困難度。此外，亦面臨半導體晶片11與不同材料間的結合，而造成不平衡應力的問題，例如翹曲、脫層或爆板等現象。
因此，如何避免習知技術中不平衡應力或使用結合材料而造成流溢等問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明之一目的係提供一種嵌埋有半導體元件之封裝基板及其製法，以避免結合材料的流溢。
本發明之另一目的係提供一種嵌埋有半導體元件之封裝基板及其製法，以避免產生不平衡應力。
本發明之再一目的係提供一種縮小體積之嵌埋有半導體元件之封裝基板及其製法。
為達上述目的及其他目的，本發明揭露一種嵌埋有半 導體元件之封裝基板，係包括：介電層，係具有相對之第一表面及第二表面；半導體晶片，係設於介電層中，且具有相對之作用面及非作用面，該作用面對應介電層之第二表面並具有複數電極墊；第一線路層，係設於介電層中，且與第一表面齊平；第二線路層，係設於介電層之第二表面上，且具有位於介電層中之複數導電盲孔，以電性連接各該電極墊；以及導電通孔，係設於介電層中，以電性連接第一及第二線路層。
依上述之結構，該介電層係可由第一、第二及第三介電層所組成；該第一線路層係可由第一及第二金屬層所組成；該第二線路層係可由金屬層、導電層及輔助金屬層所組成。
依上述之結構，該封裝基板復可包括第一防焊層，係設於介電層之第一表面及第一線路層上，且可具有複數第一開孔，以顯露第一線路層，俾供作為第一電性接觸墊。
上述之結構中，該封裝基板復可包括第二防焊層，係設於介電層之第二表面及第二線路層上，且可具有複數第二開孔，以顯露第二線路層，俾供作為第二電性接觸墊。
本發明復提供一種嵌埋有半導體元件之封裝基板之製法，係包括：提供一具有相對之第一及第二表面之介電層，該第二表面上設有金屬層，且該介電層中設有第一線路層及半導體晶片，該第一線路層與該第一表面齊平，而該半導體晶片具有相對之作用面及非作用面，該作用面對應該第二表面且具有複數電極墊；於該金屬層及該第二表 面上形成有複數介電層開孔，以顯露各該電極墊，並形成貫穿金屬層、介電層、及第一線路層之通孔；以及於該第二表面上形成第二線路層，並於介電層開孔中形成導電盲孔，以電性連接電極墊及第二線路層，且於通孔中形成導電通孔，以電性連接第一及第二線路層。
上述之製法中，該介電層之製法係可包括：提供一至少一表面設有離型膜之承載板，且該離型膜上設有第一線路層；於該第一線路層及離型膜上依序結合第一及第二介電層，且該第二介電層具有開口以顯露第一介電層；將半導體晶片結合於開口中之第一介電層上；提供一第三介電層，其一表面設有金屬層，而另一表面結合於第二介電層及半導體晶片之作用面上，以使第一、第二及第三介電層形成介電層，且金屬層設於該第二表面上，而該第一線路層及半導體晶片設於介電層中；以及移除該離型膜及承載板，以顯露該第一表面及第一線路層。
上述之製法中，該第一線路層之製法係可包括：於該離型膜上形成第一金屬層；於該第一金屬層上形成第一阻層，並形成第一開口區，以顯露第一金屬層；於該第一開口區中之第一金屬層上形成第二金屬層；以及移除該第一阻層及其所覆蓋之第一金屬層，以形成第一線路層。
上述之製法中，該第二線路層之製法係可包括：於該金屬層上、介電層開孔中、第一表面上、第一線路層上及通孔中形成導電層；於該金屬層上之導電層上形成第二阻層，並形成複數第二開口區以顯露金屬層、通孔及介電 層開孔；於導電層上形成輔助金屬層，並於介電層開孔中形成導電盲孔，以電性連接電極墊，且於通孔中形成導電通孔，以電性連接第一線路層；移除該第二阻層及其覆蓋之導電層及金屬層；以及移除位於金屬層上之部份輔助金屬層，以形成第二線路層，並移除該第一表面及第一線路層上之輔助金屬層及其所覆蓋之導電層，以使第二線路層電性連接導電盲孔及導電通孔。
依上述之製法，於該介電層之第一表面及第一線路層上可形成第一防焊層，且形成第一開孔，以顯露部份第一線路層，俾供作為第一電性接觸墊。亦可於該第二表面及第二線路層上可形成第二防焊層，且可設有第二開孔，以顯露部份第二線路層，俾供作為第二電性接觸墊。
因此，本發明之嵌埋有半導體元件之封裝基板及其製法，係將半導體晶片嵌埋入一具有相對應之第一及第二表面之介電層內，相較於習知技術，本發明無需使用結合材料，故能避免結合材料造成的流溢問題；另外，嵌埋半導體晶片於介電層中，可減少不同界面間之結合，可避免產生不平衡應力。
再者，該第一線路層嵌埋入介電層之第一表面內，並與該介電層之第一表面齊平，相較於習知技術之線路設於介電層上，本發明可達到縮小體積之目的。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地 瞭解本發明之其他優點及功效。
請參閱第2A至20圖，係為本發明嵌埋有半導體元件之封裝基板之製法。
如第2A圖所示，首先，提供一承載板20，其表面設有離型膜201，且離型膜201上設有第一金屬層21a。
如第2B圖所示，於該第一金屬層21a上形成第一阻層22a，且該第一阻層22a經圖案化製程而形成第一開口區220a以顯露部份第一金屬層21a；所述之第一金屬層21a主要作為後述電鍍金屬所需之電流傳導路徑，其例如為金屬、合金、沉積數層金屬層等材質；該第一阻層22a係為例如乾膜或液態光阻等，其利用印刷、旋塗或貼合等方式形成於第一金屬層21a上，再藉由曝光、顯影等方式加以圖案化，以使該第一阻層22a形成第一開口區220a。
如第2C圖所示，藉由該第一金屬層21a作為電流傳導路徑，以於該第一開口區220a中之第一金屬層21a上電鍍形成第二金屬層21b。
如第2D圖所示，移除該第一阻層22a及其所覆蓋之第一金屬層21a，以形成由第一金屬層21a及第二金屬層21b所組成之第一線路層21；所述之第一線路層21之材料，依實際操作之經驗，由於銅為成熟之電鍍材料且成本較低，因此，以電鍍銅較佳，但非以此為限。
如第2E圖所示，於該第一線路層21及離型膜201上依序疊置係為預浸材料(prepreg)之第一及第二介電層23a，23b，且該第二介電層23b具有開口230b，以顯露 該第一介電層23a。
如第2F圖所示，提供一半導體晶片24，係具有相對之作用面24a及非作用面24b，該作用面24a具有複數電極墊241，且半導體晶片24之非作用面24b結合於該開口230b中之第一介電層23a上；再提供一第三介電層23c，且其中一表面設有金屬層21c，而另一表面疊置設於該第二介電層23b及半導體晶片24之作用面24a上。
如第2G圖所示，進行熱壓合，以使該第一、第二及第三介電層23a,23b,23c結合形成具有相對之第一及第二表面231,232之介電層23，而使金屬層21c設於介電層23之第二表面232上，且半導體晶片24嵌埋於介電層23中。
藉由壓合第一、第二及第三介電層23a,23b,23c，以使半導體晶片24無需使用結合材料而直接固定於介電層23中，相較於習知技術，本發明沒有結合材料流溢的問題。
另外，該半導體晶片24僅與介電層23接觸，而未與承載板20接觸，俾使該半導體晶片24無需考量與承載板20結合之作用力，而只需考量與介電層23結合之作用力，以減少不同界面間結合之影響，而避免不平衡應力所產生的問題。
如第2H圖所示，藉由移除該離型膜201而分離該承載板20及介電層23，以顯露該介電層23之第一表面231及第一線路層21，且該第一線路層21嵌埋於該介電層23 之第一表面231內，並與該第一表面231齊平；再於該金屬層21c及介電層23之第二表面232上形成複數介電層開孔230a，以對應顯露各該電極墊241。
藉由第一線路層21嵌埋於介電層23之第一表面231內之設計，以使第一線路層21表面與介電層23之第一表面231齊平，相較於習知技術之線路層設於介電層上，可明顯降低本發明之整體結構高度。
如第21圖所示，貫穿該金屬層21c、第一線路層21及介電層23以形成通孔230b。
如第2J及2J'圖所示，於該金屬層21c上、介電層開孔230a之孔壁上、介電層23之第一表面231上、第一線路層21上及通孔230b之孔壁上形成導電層25；再於該金屬層21c上之導電層25上形成第二阻層22b，並於第二阻層22b中形成複數第二開口區220b以顯露通孔230b、介電層開孔230a及部份金屬層21c。
接著，以電鍍於該導電層25上形成輔助金屬層21d，於該介電層開孔230a中形成導電盲孔261，以電性連接該電極墊241，且於該通孔230b中形成導電通孔262，以電性連接該第一線路層21；該導電通孔262係為實心(如第2J圖所示)，或中空(如第2J'圖所示)；於本實施例中，以第2J圖所示之結構作後續說明。
如第2K及2L圖所示，移除該第二阻層22b及其覆蓋之導電層25及金屬層21c；在移除第二阻層22b所覆蓋之金屬層21c之同時，一併薄化位於其他金屬層21c上之 輔助金屬層21d，以形成由金屬層21c、導電層25及輔助金屬層21d所組成之第二線路層27，且亦薄化位於第一表面231及第一線路層21上之輔助金屬層21d。
如第2M及2N圖所示，於第二線路層27、介電層23之第二表面232上形成第三阻層22c，以移除該介電層23之第一表面231及第一線路層21上之輔助金屬層21d及其所覆蓋之導電層25；最後，再移除第三阻層22c，以使該第二線路層27電性連接電極墊241及第一線路層21。
如第20及20'圖所示，於該介電層23之第一表面231及第一線路層21上形成第一防焊層28a，而於該第二表面232及第二線路層27上形成第二防焊層28b，且於第一防焊層28a中形成第一開孔280a，以顯露部份第一線路層21，俾供作為第一電性接觸墊211；於另一實施態樣中，亦可於第二防焊層28b中形成第二開孔280b，以顯露部份第二線路層27，俾供作為第二電性接觸墊271。
本發明復提供一種嵌埋有半導體元件之封裝基板，係包括：介電層23，係具有相對之第一表面231及第二表面232；半導體晶片24，係埋設於介電層23中，且具有相對之作用面24a及非作用面24b，該作用面24a對應該介電層23之第二表面232並具有複數電極墊241；第一線路層21，係嵌埋於介電層23中，且與該第一表面231齊平；第二線路層27，係設於介電層23之第二表面232上，且具有位於介電層23中之複數導電盲孔261，以電性連接各該電極墊241；以及導電通孔262，係設於介電 層23中，以電性連接第一及第二線路層21,27。
依上述之結構，該介電層23係由第一、第二及第三介電層23a,23b,23c所組成；該第一線路層21係由第一及第二金屬層21a,21b所組成；該第二線路層27係由金屬層21c、導電層25及輔助金屬層21d所組成。
依上述之結構，該封裝基板復包括第一防焊層28a，係設於該介電層23之第一表面231及第一線路層21上，且該第一防焊層28a具有複數第一開孔280a，以顯露部份第一線路層21，俾供作為第一電性接觸墊211。
上述之結構中，該封裝基板復包括設於該介電層23之第二表面232及第二線路層27上之第二防焊層28b，以供保護之用；若第二線路層27需外接其他電子元件，該第二防焊層28b則需增設複數第二開孔280b，以顯露部份第二線路層27，俾供作為第二電性接觸墊271。
綜上所述，本發明嵌埋有半導體元件之封裝基板及其製法，係藉由將半導體晶片設於介電層中，而無需使用結合材料，不僅有效達到避免結合材料的流溢之目的，且達到避免不平衡應力之目的；另外，本發明藉由將第一線路層設於介電層中且與介電層表面齊平，以有效達到縮小體積之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範 圍所列。
10,20‧‧‧承載板
100,230b‧‧‧開口
11,24‧‧‧半導體晶片
11a,24a‧‧‧作用面
111,241‧‧‧電極墊
12‧‧‧結合材料
13,25‧‧‧導電層
14‧‧‧阻層
140‧‧‧開口區
15‧‧‧凸塊
16‧‧‧增層結構
161,23‧‧‧介電層
162‧‧‧線路層
163,261‧‧‧導電盲孔
164‧‧‧電性接觸墊
17‧‧‧防焊層
170‧‧‧開孔
201‧‧‧離型膜
21‧‧‧第一線路層
211‧‧‧第一電性接觸墊
21a‧‧‧第一金屬層
21b‧‧‧第二金屬層
21c‧‧‧金屬層
21d‧‧‧輔助金屬層
22a‧‧‧第一阻層
220a‧‧‧第一開口區
22b‧‧‧第二阻層
220b‧‧‧第二開口區
22c‧‧‧第三阻層
230a‧‧‧介電層開孔
230b‧‧‧通孔
23a‧‧‧第一介電層
23b‧‧‧第二介電層
23c‧‧‧第三介電層
231‧‧‧第一表面
232‧‧‧第二表面
24b‧‧‧非作用面
262‧‧‧導電通孔
27‧‧‧第二線路層
271‧‧‧第二電性接觸墊
28a‧‧‧第一防焊層
280a‧‧‧第一開孔
28b‧‧‧第二防焊層
280b‧‧‧第二開孔
第1A至1E圖係顯示習知嵌埋有半導體晶片之封裝基板之製法的剖視示意圖；以及第2A至20圖係為本發明嵌埋有半導體晶片之封裝基板之製法的剖視示意圖；其中，第2J'圖係為第2J圖之另一實施態樣，第20'圖係為第20圖之另一實施態樣。
21‧‧‧第一線路層
23‧‧‧介電層
231‧‧‧第一表面
232‧‧‧第二表面
24‧‧‧半導體晶片
24a‧‧‧作用面
24b‧‧‧非作用面
241‧‧‧電極墊
261‧‧‧導電盲孔
262‧‧‧導電通孔
27‧‧‧第二線路層

Claims (6)

  1. 一種嵌埋有半導體元件之封裝基板之製法，係包括：提供一至少一表面設有離型膜之承載板，且該離型膜上設有第一線路層；於該第一線路層及離型膜上依序疊置第一及第二介電層，且該第二介電層具有開口以顯露該第一介電層；提供一具有相對之作用面及非作用面的半導體晶片，將該半導體晶片之非作用面結合於該開口中之第一介電層上，該作用面具有複數電極墊；提供一第三介電層，該第三介電層之其中一表面設有金屬層，而其另一表面疊置設於該第二介電層及該半導體晶片之作用面上，以使該第一、第二及第三介電層結合形成具有相對之第一表面及第二表面之介電層，且該金屬層設於該介電層之第二表面上，而該第一線路層及該半導體晶片埋設於該介電層中，該第一線路層與該介電層之第一表面齊平；移除該離型膜及該承載板，以顯露該介電層之第一表面及第一線路層；於該金屬層及該介電層之第二表面上形成有複數介電層開孔，以顯露各該電極墊，並形成貫穿該金屬層、該介電層、及該第一線路層之通孔；以及於該介電層之第二表面上形成第二線路層，並於該介電層開孔中形成導電盲孔，以電性連接該電極墊 及該第二線路層，且於該通孔中形成導電通孔，以電性連接該第一及第二線路層。
  2. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板之製法，其中，該第一線路層之製法係包括：於該離型膜上形成第一金屬層；於該第一金屬層上形成第一阻層，並形成第一開口區，以顯露該第一金屬層；於該第一開口區中之第一金屬層上形成第二金屬層；以及移除該第一阻層及其所覆蓋之第一金屬層，以形成由該第一及第二金屬層所組成之該第一線路層。
  3. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板之製法，其中，該第二線路層之製法係包括：於該金屬層上、各該介電層開孔之孔壁上、該介電層之第一表面上、該第一線路層上及該通孔之孔壁上形成導電層；於該金屬層上之導電層上形成第二阻層，並於該第二阻層中形成複數第二開口區以顯露該金屬層、該通孔及該介電層開孔；於該導電層上形成輔助金屬層，並於該介電層開孔中形成該導電盲孔，以電性連接該電極墊，且於該通孔中形成該導電通孔，以電性連接該第一線路層；移除該第二阻層及其覆蓋之導電層及金屬層；以及 移除位於該金屬層上之部份該輔助金屬層，以形成由該金屬層、導電層及輔助金屬層所組成之該第二線路層，並移除該介電層之第一表面及該第一線路層上之該輔助金屬層及其所覆蓋之導電層，以使該第二線路層電性連接該導電盲孔及導電通孔。
  4. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板之製法，其中，該介電層之第一表面及第一線路層上形成第一防焊層，且形成第一開孔，以顯露該第一線路層，俾供作為第一電性接觸墊。
  5. 如申請專利範圍第1項之嵌埋有半導體元件之封裝基板之製法，其中，該介電層之第二表面及第二線路層上形成第二防焊層。
  6. 如申請專利範圍第5項之嵌埋有半導體元件之封裝基板之製法，其中，該第二防焊層中設有第二開孔，以顯露該第二線路層，俾供作為第二電性接觸墊。
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