TWI500125B - 電子元件封裝之製法 - Google Patents

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TWI500125B
TWI500125B TW101149027A TW101149027A TWI500125B TW I500125 B TWI500125 B TW I500125B TW 101149027 A TW101149027 A TW 101149027A TW 101149027 A TW101149027 A TW 101149027A TW I500125 B TWI500125 B TW I500125B
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Chang Fu Chen
Wen Lung Lai
chun hao Chen
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    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Description

電子元件封裝之製法
　　本發明係關於一種電子元件封裝之製法，尤指一種可降低電子元件封裝厚度之電子元件封裝之製法。
　　科技正迅速地蓬勃發展中，電子產品發展趨勢是將產品朝向輕薄短小之方向，遂不斷開發可跟上現今科技趨勢腳步的電子元件封裝之製作技術，且為了使電子元件封裝做更有效的空間運用，仍不斷地改良電子元件封裝的製程技術。
　　請參閱第1A至1H圖，係為習知電子元件封裝之製法之剖視示意圖。
　　如第1A圖所示，提供一核心板10，且該核心板10上形成有導電金屬層10a，且該導電金屬層10a形成於該核心板10之兩表面上，而該核心板10係具有相對的第一表面101與第二表面102。
　　如第1B圖所示，該核心板10中設有貫穿該第一表面101與該第二表面102之通孔103。
　　如第1C圖所示，圖案化該導電金屬層10a，以構成第一線路層11，並於該通孔103中形成導電通孔104。
　　如第1D圖所示，於該核心板10中央利用雷射燒灼方式形成有貫穿該第一表面101與該第二表面102之開口105。
　　如第1E圖所示，將一電子元件12置放於該開口105中，且於該第一表面101上形成第一介電層13，而於該第一介電層13上復形成第一金屬層13a，另外，又於該第二表面102上形成第二介電層14，而於該第二介電層14上復形成第二金屬層14a。
　　如第1F圖所示，形成有複數貫穿該第一介電層13與該第一金屬層13a且外露該電子元件12和部份該第一線路層11之第一盲孔15，接著，再形成有複數貫穿該第二介電層14與該第二金屬層14a且外露部份該第一線路層11之第二盲孔16。
　　如第1G圖所示，圖案化該第一金屬層13a，以構成第二線路層17，並於該第一盲孔15與第二盲孔16中形成第一導電盲孔151與第二導電盲孔161，部分該第一導電盲孔151電性連接該電子元件12。
　　如第1H圖所示，於該第一介電層13、第二介電層14與第二線路層17上形成絕緣保護層18，並形成有複數外露部分該第二線路層17之絕緣保護層開孔181，此外，於該第二線路層17之外露表面上形成表面處理層19。
　　惟，前述習知製法僅能形成具對稱性與4層線路層的增層結構之電子元件封裝，因此，整體結構厚度較厚。
　　因此，如何克服習知技術之問題，使產品趨於薄化，實為一重要課題。
　　為解決上述習知技術之問題，本發明遂揭露一種電子元件封裝之製法，係包括：提供一承載板，其一表面上形成有第一金屬層；於該第一金屬層上形成第一介電層；於該第一介電層上形成第二金屬層，並圖案化該第二金屬層，以露出該第一介電層；於該第一介電層中形成有至少一貫穿該第一介電層之開口，以外露部分該第一金屬層；於該開口中置放至少一電子元件；於該第一介電層上與該電子元件上形成第二介電層；於該第二介電層中形成有複數貫穿該第二介電層且外露該電子元件之盲孔；於該第二介電層上與該等盲孔中形成電性連接該電子元件的線路層；以及移除該承載板。
　　本發明復提供一種電子元件封裝之製法，係包括：提供一承載板，其一表面上形成有第一金屬層；於該第一金屬層上形成第一介電層；於該第一介電層上形成第二金屬層，並圖案化該第二金屬層，以露出該第一介電層；於該第一介電層中形成有至少一貫穿該第一介電層之開口，以外露部分該第一金屬層；於該開口中置放至少一電子元件；於該第一介電層與該電子元件上形成第二介電層；移除該承載板；於該第二介電層中形成複數貫穿該第二介電層且外露該電子元件之第一盲孔；以及於該第二介電層上與該等第一盲孔中形成電性連接該電子元件的第一線路層，並圖案化該第一金屬層以構成第二線路層。
　　依上所述，由於本發明可減少該電子元件封裝整體線路層的層數，舉例來說，線路層的層數係為單數層如一層或三層，因此，藉由本發明之技術將改善習知技術於該電子元件封裝整體線路層的層數形成具對稱性的增層結構線路層，所以本發明之線路層的層數較少，相對於整體該電子元件封裝而言厚度變薄，進而降低生產成本。
　　以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。　
　　須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「側」、「一」、「二」及「頂」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
　　如第2A至2M圖所示者，係本發明之電子元件封裝之製法的第一實施例之剖面示意圖。
　　如第2A圖所示，提供一承載板20，其係包括層疊之基材201與基材介電層202，該基材201之相對兩表面可具有金屬層（未圖示）。
　　如第2B圖所示，於該基材介電層202上形成第一金屬層20a。
　　如第2C圖所示，於該第一金屬層20a上形成第一介電層21，並於該第一介電層21上復形成第二金屬層21a。
　　如第2D圖所示，於該第一介電層21中形成至少一貫穿該第一介電層21與第二金屬層21a之開口211，以外露部分該第一金屬層20a，且形成該開口211之方式係為雷射燒灼。
　　如第2E圖所示，於該開口211中置放至少一電子元件22，其中，該電子元件22係為主動元件或被動元件，而該被動元件可為積層陶瓷電容器（Multi-layer Ceramic Capacitor，簡稱MLCC），但不以此為限。
　　如第2F圖所示，移除該第二金屬層21a，而移除該第二金屬層21a之方式可為蝕刻，但不以此為限，使得該第一介電層21之頂面外露且與該電子元件22之頂面齊平。
　　如第2G圖所示，於該第一介電層21上與該電子元件22上形成第二介電層23，再於該第二介電層23上形成第三金屬層23a。
　　如第2H圖所示，於該第二介電層23中形成有複數貫穿該第二介電層23與該第三金屬層23a之盲孔230，以外露該電子元件22之頂面，此外，形成該盲孔230之方式可為雷射燒灼，但不以此為限。
　　如第2I圖所示，於該電子元件22之頂面上與該盲孔230中形成電性連接該電子元件22的導電盲孔231。
　　如第2J圖所示，圖案化該第二介電層23上之第三金屬層23a，以構成線路層24。
　　如第2K圖所示，於該第二介電層23與該線路層24上形成絕緣保護層25，並形成有複數外露部分該線路層24的絕緣保護層開孔251。
　　如第2L圖所示，於外露之該線路層24上形成表面處理層26。
　　如第2M圖所示，最後移除該承載板20。
第二實施例
　　如第3A至3O圖所示者，係本發明之電子元件封裝之製法的第二實施例之剖面示意圖。
　　如第3A圖所示，提供一承載板30，其係包括層疊之基材301與基材介電層302，該基材301之相對兩表面可具有金屬層（未圖示）。
　　如第3B圖所示，於該基材介電層302上形成第一金屬層30a。
　　如第3C圖所示，於該第一金屬層30a上形成複數電性連接墊30b。
　　如第3D圖所示，於該第一金屬層30a與該等電性連接墊30b上形成第一介電層31，並於該第一介電層31上形成第二金屬層31a。
　　如第3E圖所示，形成至少一貫穿該第一介電層31與第二金屬層31a之開口311，以外露部分該電性連接墊30b，另外，形成該開口311之方式可為雷射燒灼，但不以此為限。
　　如第3F圖所示，於該開口311中置放至少一電子元件32，且該電子元件32係設於該電性連接墊30b上。
　　如第3G圖所示，移除該第二金屬層31a，而移除該第二金屬層31a之方式可為蝕刻，但不以此為限。
　　如第3H圖所示，於該第一介電層31與該電子元件32上形成第二介電層33，再於該第二介電層33上形成第三金屬層33a。
　　如第3I圖所示，形成複數貫穿該第二介電層33與該第三金屬層33a之盲孔330，以外露該電子元件32之頂面，此外，形成該盲孔330之方式可為雷射燒灼，但不以此為限，接著，形成複數貫穿該第一介電層31、第二介電層33與第三金屬層33a之至少一通孔331，且該通孔331係對應該電性連接墊30b，以外露該電性連接墊30b之頂面。
　　如第3J圖所示，於該電子元件32之頂面與部份該電性連接墊30b上及該盲孔330與該通孔331中形成金屬材料，以於該第二介電層33上與該等盲孔330中形成電性連接該電子元件32的導電盲孔332，並於該第一介電層31與該第二介電層33上及該通孔331中形成電性連接該電性連接墊30b的導電通孔333。
　　如第3K圖所示，圖案化該第二介電層33上之第三金屬層33a，以構成線路層34，並外露部分該第二介電層33。
　　如第3L圖所示，於該第二介電層33與該線路層34上形成絕緣保護層35，並形成複數外露部分該線路層34的絕緣保護層開孔351。
　　如第3M圖所示，於外露之該線路層34上形成表面處理層36。
　　如第3N圖所示，然後移除該承載板30。
　　如第3O圖所示，最後移除該承載板30上之第一金屬層30a，而移除該第一金屬層30a之方式可為蝕刻，但不以此為限。
第三實施例
　　如第4A至4M圖所示者，係本發明之電子元件封裝之製法的第三實施例之剖面示意圖。
　　如第4A圖所示，提供一承載板40，其係包括層疊之基材401與基材介電層402，該基材401之相對兩表面可具有金屬層（未圖示）。
　　如第4B圖所示，於該基材介電層402上形成第一金屬層40a。
　　如第4C圖所示，於該第一金屬層40a上形成第一介電層41，並於該第一介電層41上形成第二金屬層41a。
　　如第4D圖所示，圖案化該第二金屬層41a，以露出第一介電層41，且圖案化後之該第二金屬層41a係形成第三線路層41b。
　　如第4E圖所示，形成至少一貫穿該第一介電層41之開口411，以外露部分該第一金屬層40a，另外，形成該開口411之方式可為雷射燒灼，但不以此為限。
　　如第4F圖所示，於該開口411中置放至少一電子元件42，且該電子元件42係設於該第一金屬層40a上，另外，該電子元件42係為主動元件或被動元件，而該被動元件可為積層陶瓷電容器（Multi-layer Ceramic Capacitor，簡稱MLCC），但不以此為限。
　　如第4G圖所示，於該第一介電層41、電子元件42與第三線路層41b上形成第二介電層43，再於該第二介電層43上形成第三金屬層43a。
　　如第4H圖所示，移除該承載板40。
　　如第4I圖所示，形成複數貫穿該第二介電層43與該第三金屬層43a之第一盲孔430，且外露該電子元件42之頂面與部分該第三線路層41b，此外，形成該第一盲孔430之方式可為雷射燒灼，但不以此為限。
　　接著，形成複數貫穿該第一介電層41與第一金屬層40a之第二盲孔412，且外露部分該第三線路層41b。
　　如第4J圖所示，於該電子元件42之頂面與部份該第三線路層41b上及該第一盲孔430與第二盲孔412中形成金屬材料，於該第二介電層43上與該第一盲孔430中形成電性連接該電子元件42的第一導電盲孔431，並於該第一介電層41與該第二盲孔412中形成電性連接該第三線路層41b的第二導電盲孔413。
　　如第4K圖所示，圖案化該第二介電層43上之第三金屬層43a，以構成第一線路層44，並外露部分該第二介電層43，且該第一線路層44復電性連接該第三線路層41b。
　　此外，圖案化該第一介電層41上之第一金屬層40a，以構成第二線路層45，並外露部分該第一介電層41。
　　如第4L圖所示，於該第二介電層43與該第一線路層44上形成第一絕緣保護層46，並形成有複數外露部分該第一線路層44的第一絕緣保護層開孔461，另外，於該第一介電層41與該第二線路層45上形成第二絕緣保護層47，並形成有複數外露部分該第二線路層45的第二絕緣保護層開孔471。
　　如第4M圖所示，於外露之該第一線路層44上形成第一表面處理層48，另於外露之該第二線路層45上再形成第二表面處理層49。
第四實施例
　　如第5A至5M圖所示者，係本發明之電子元件封裝之製法的第四實施例之剖面示意圖。
　　如第5A圖所示，提供一承載板50，其係包括層疊之基材501與基材介電層502，該基材501之相對兩表面可具有金屬層（未圖示）。
　　如第5B圖所示，於該基材介電層502上形成第一金屬層50a。
　　如第5C圖所示，於該第一金屬層50a上形成第一介電層51，並於該第一介電層51上形成第二金屬層51a。
　　如第5D圖所示，形成至少一貫穿該第一介電層51與該第二金屬層51a之開口511，以外露部分該第一金屬層50a，另外，形成該開口511之方式可為雷射燒灼，但不以此為限。
　　如第5E圖所示，於該開口511中置放至少一電子元件52，且該電子元件52係設於該第一金屬層50a上。
　　如第5F圖所示，移除該第二金屬層51a，而移除該第二金屬層51a之方式可為蝕刻，但不以此為限，並外露該第一介電層51之頂面。
　　如第5G圖所示，於該第一介電層51與電子元件52上形成第二介電層53，再於該第二介電層53上形成第三金屬層53a。
　　如第5H圖所示，移除該承載板50。
　　如第5I圖所示，形成複數貫穿該第二介電層53與該第三金屬層53a之盲孔530，且外露該電子元件52之頂面，此外，形成該盲孔530之方式可為雷射燒灼，但不以此為限。
　　此外，形成複數貫穿該第一介電層51、第二介電層53、第二金屬層51a與第三金屬層53a之通孔531。
　　如第5J圖所示，於該電子元件52之頂面及該盲孔530中與該通孔531之側壁形成金屬材料，以於該第二介電層53上與該等盲孔530中形成電性連接該電子元件52的導電盲孔532，並於該第一介電層51與該第二介電層53上及該通孔531中形成導電通孔533。
　　如第5K圖所示，圖案化該第二介電層53上之第三金屬層53a，以構成第一線路層54，並外露部分該第二介電層53。
　　如第5L圖所示，於該第二介電層53與該第一線路層54上形成第一絕緣保護層56，並形成複數外露部分該第一線路層54的第一絕緣保護層開孔561，另外，於該第一介電層51與該第二線路層55上形成第二絕緣保護層57，並形成複數外露部分該第二線路層55的第二絕緣保護層開孔571。
　　如第5M圖所示，於外露之該第一線路層54上形成第一表面處理層58，另於外露之該第二線路層55上再形成第二表面處理層59。
　　另外，本發明之電子元件封裝之電子元件之不同實施態樣之示意圖係如第6A與6B圖所示，第一種實施態樣係如第6A圖所示之積層陶瓷電容器（MLCC）60，且該積層陶瓷電容器60之側壁上係具有電極墊601；第二種實施態樣係如第6B圖所示之晶片61，且該晶片61之表面上具有複數電極墊611。
　　綜上所述，由於本發明之電子元件封裝之製法係可形成具有雙層線路或奇數層線路之置放有電子元件的電子元件封裝，因此本發明之整體電子元件封裝的厚度較薄，且本發明之製程較具有彈性，此外，本發明之製法亦較為簡單，進而能降低生產成本。
　　上述該等實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該等實施態樣進行修飾與改變。此外，在上述該等實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10．．．核心板
10a．．．導電金屬層
101．．．第一表面
102．．．第二表面
103、531．．．通孔
104、333．．．導電通孔
105．．．開口
11、44、54．．．第一線路層
12、22、32、42、52．．．電子元件
13．．．第一介電層
13a、20a、30a、40a、50a．．．第一金屬層
14、23、33、43、53．．．第二介電層
14a、21a、31a、41a、51a．．．第二金屬層
15、430．．．第一盲孔
151、431．．．第一導電盲孔
16、412．．．第二盲孔
161、413．．．第二導電盲孔
17、45、55．．．第二線路層
18、25、35．．．絕緣保護層
181、251、351．．．絕緣保護層開孔
19、26、36．．．表面處理層
20、30、40、50．．．承載板
201、301、401、501．．．基材
202、302、402、502．．．基材介電層
21、31、41、51．．．第一介電層
211、311、411、511．．．開口
23a、33a、43a、53a．．．第三金屬層
230、330、530．．．盲孔
231、332、532．．．導電盲孔
24、34．．．線路層
30b．．．電性連接墊
331．．．通孔
41b．．．第三線路層
46、56．．．第一絕緣保護層
461、561．．．第一絕緣保護層開孔
47、57．．．第二絕緣保護層
471、571．．．第二絕緣保護層開孔
48、58．．．第一表面處理層
49、59．．．第二表面處理層
533．．．導電通孔
60．．．積層陶瓷電容器
601、611．．．電極墊
61．．．晶片
　　第1A至1H圖係為習知電子元件封裝之製法之剖視示意圖；
　　第2A至2M圖係為本發明之電子元件封裝之製法的第一實施例之剖面示意圖；
　　第3A至3O圖係為本發明之電子元件封裝之製法的第二實施例之剖面示意圖；
　　第4A至4M圖係為本發明之電子元件封裝之製法的第三實施例之剖面示意圖；
　　第5A至5M圖係為本發明之電子元件封裝之製法的第四實施例之剖面示意圖；以及
　　第6A與6B圖係為本發明之電子元件封裝之電子元件之不同實施態樣之示意圖。
20．．．承載板
201．．．基材
202．．．基材介電層
20a．．．第一金屬層
21．．．第一介電層
211．．．開口
22．．．電子元件
23．．．第二介電層
230．．．盲孔
231．．．導電盲孔
24．．．線路層
25．．．絕緣保護層
251．．．絕緣保護層開孔
26．．．表面處理層

Claims (13)

  1. 一種電子元件封裝之製法，係包括：提供一承載板，其一表面上形成有第一金屬層；於該第一金屬層上形成第一介電層；於該第一介電層上形成第二金屬層；於該第一介電層中形成有至少一貫穿該第一介電層與該第二金屬層之開口，以外露部分該第一金屬層；於該開口中置放至少一電子元件；於該第一介電層上與該電子元件上形成第二介電層；於該第二介電層中形成有複數貫穿該第二介電層且外露該電子元件之盲孔；於該第二介電層上與該等盲孔中形成電性連接該電子元件的線路層；以及移除該承載板。
  2. 如申請專利範圍第1項所述之電子元件封裝之製法，復包括於置放該電子元件後，移除該第二金屬層。
  3. 如申請專利範圍第1項所述之電子元件封裝之製法，於形成該第二介電層後，復包括於該第二介電層上形成第三金屬層，該盲孔復貫穿該第三金屬層，並於該盲孔中形成金屬材料且圖案化該第三金屬層，以構成該線路層。
  4. 如申請專利範圍第1項所述之電子元件封裝之製法，於形成該第一介電層之前，復包括於該第一金屬層上形成 複數電性連接墊，並於該第一金屬層與電性連接墊上形成該第一介電層。
  5. 如申請專利範圍第4項所述之電子元件封裝之製法，其中，該電子元件係設於該電性連接墊上。
  6. 如申請專利範圍第1項所述之電子元件封裝之製法，形成該盲孔復包括形成複數貫穿該第一介電層與該第二介電層且對應該電性連接墊的通孔，且該線路層復形成於該通孔中。
  7. 一種電子元件封裝之製法，係包括：提供一承載板，其一表面上形成有第一金屬層；於該第一金屬層上形成第一介電層；於該第一介電層上形成第二金屬層，並圖案化該第二金屬層，以露出該第一介電層；於該第一介電層中形成有至少一貫穿該第一介電層之開口，以外露部分該第一金屬層；於該開口中置放至少一電子元件；於該第一介電層與該電子元件上形成第二介電層；移除該承載板；於該第二介電層中形成複數貫穿該第二介電層且外露該電子元件之第一盲孔；以及於該第二介電層上與該等第一盲孔中形成電性連接該電子元件的第一線路層，並圖案化該第一金屬層以構成第二線路層。
  8. 如申請專利範圍第7項所述之電子元件封裝之製法，復 包括於置放該電子元件後，移除該第二金屬層。
  9. 如申請專利範圍第7項所述之電子元件封裝之製法，其中，圖案化後之該第二金屬層係形成第三線路層，且該第二介電層復形成於該第三線路層上。
  10. 如申請專利範圍第9項所述之電子元件封裝之製法，其中，該第一盲孔復外露部分該第三線路層，且該第一線路層復電性連接該第三線路層。
  11. 如申請專利範圍第7項所述之電子元件封裝之製法，於形成該第二介電層後，復包括於該第二介電層上形成第三金屬層，該第一盲孔復貫穿該第三金屬層，並於該第一盲孔中形成金屬材料且圖案化該第三金屬層，以構成該第一線路層。
  12. 如申請專利範圍第7項所述之半導體封裝件電子元件封裝之製法，復包括形成貫穿該第一介電層與第二介電層且電性連接該第一線路層與第二線路層的導電通孔。
  13. 如申請專利範圍第9項所述之電子元件封裝之製法，於移除該承載板之後，復形成複數貫穿該第一介電層與第一金屬層且外露該第三線路層之第二盲孔，且該第二線路層復形成於該第二盲孔中。
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