TW201802971A - 封裝堆疊結構之製法 - Google Patents

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Abstract

一種封裝堆疊結構之製法，係先提供一第一無核心層式封裝基板，該第一無核心層式封裝基板之一側具有複數第一導電元件，而另一側結合一承載板；接著，將該第一無核心層式封裝基板以其第一導電元件結合至一第二無核心層式封裝基板上，且該第二無核心層式封裝基板上設有至少一電子元件；之後形成封裝層於該第一無核心層式封裝基板與該第二無核心層式封裝基板之間，再移除該承載板。藉由堆疊兩無核心層式封裝基板，以減少該封裝堆疊結構之厚度。

Description

封裝堆疊結構之製法
本發明係有關一種半導體封裝製程，尤指一種封裝堆疊結構之製法。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，業界遂發展出堆疊複數封裝結構以形成封裝堆疊結構(Package on Package，POP)之封裝型態，此種封裝型態能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，而適用於各種輕薄短小型電子產品。
第1圖係為習知封裝堆疊結構1之剖面示意圖。如第1圖所示，該封裝堆疊結構1係包含有第一半導體元件10、第一封裝基板11、第二封裝基板12、複數銲球13、第二半導體元件14以及封裝膠體15。該第一封裝基板11具有核心層110與複數線路層111，且該第二封裝基板12具有核心層120與複數線路層121。該第一半導體元件10以覆 晶方式設於該第一封裝基板11上，且該第二半導體元件14亦以覆晶方式設於於該第二封裝基板12上。該些銲球13係用以連結且電性耦接該第一封裝基板11與該第二封裝基板12。該封裝膠體15係包覆該些銲球13與該第一半導體元件10。可選擇性地，形成底膠16於該第一半導體元件10與該第一封裝基板11之間。
惟，前述習知封裝堆疊結構1中，第一封裝基板11與第二封裝基板12皆具有核心層110,120，導致其製作成本高，且封裝堆疊結構1厚度H約為620微米，不符現今產品輕薄短小化之需求。
因此，如何克服習知技術中之問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種封裝堆疊結構之製法，係包括：提供一第一無核心層式封裝基板及一第二無核心層式封裝基板，其中，該第二無核心層式封裝基板之一側設有至少一電子元件；將該第一無核心層式封裝基板以複數第一導電元件結合至該第二無核心層式封裝基板設有該電子元件之一側上；以及形成封裝層於該第一無核心層式封裝基板與該第二無核心層式封裝基板之間，以令該封裝層包覆該些第一導電元件與該電子元件。
前述之封裝堆疊結構之製法中，該第一無核心層式封裝基板復包含第一介電層、及嵌埋於該第一介電層中並電性連接該些第一導電元件之第一線路層。另外，該第一無 核心層式封裝基板復包含嵌埋於該第一介電層中並形成於該第一線路層上之複數第一導電柱，使該些第一導電元件藉由該第一導電柱電性連接該第一線路層。
前述之封裝堆疊結構之製法中，該第一無核心層式封裝基板之另一側結合一承載板，例如，該第一無核心層式封裝基板係以第一絕緣層結合該承載板。復包括於形成該封裝層後，移除該承載板。又於移除該承載板之後，形成複數第一開孔於該第一絕緣層上。
前述之封裝堆疊結構之製法中，該第二無核心層式封裝基板與該電子元件之間形成有底膠。
前述之封裝堆疊結構之製法中，該第二無核心層式封裝基板係包含一線路增層結構，使該第一導電元件與該電子元件電性連接該線路增層結構。例如，該第二無核心層式封裝基板復包含形成於該線路增層結構上並電性連接該線路增層結構之複數第二導電元件，使該些第二導電元件結合該第一導電元件與該電子元件，且該封裝層復包覆該些第二導電元件。或者，該第二無核心層式封裝基板復包含一形成於該線路增層結構上之第二絕緣層，以於結合該第一與第二無核心層式封裝基板之前，該第二無核心層式封裝基板以其第二絕緣層結合另一承載板，並於形成該封裝層後，移除該另一承載板，故於移除該另一承載板之後，可形成複數第二開孔於該第二絕緣層上。
前述之封裝堆疊結構之製法中，復包括於形成該封裝層後，設置另一電子元件於該第一無核心層式封裝基板 上。例如，形成封裝材於該第一無核心層式封裝基板上，以令該封裝材包覆該另一電子元件。
另外，前述之封裝堆疊結構之製法中，該些第一導電元件係先設於該第一無核心層式封裝基板之一側，再將該第一無核心層式封裝基板結合至該第二無核心層式封裝基板上。或者，該些第一導電元件係先設於該第二無核心層式封裝基板之一側，再將該第一無核心層式封裝基板結合至該第二無核心層式封裝基板上。
由上可知，本發明之封裝堆疊結構之製法係藉由堆疊兩無核心層之無核心層式封裝基板，故相較於習知技術，不僅可省略核心層的材料及製程以降低製作成本，且可大幅減少該封裝堆疊結構之厚度。
1,4,4’‧‧‧封裝堆疊結構
10‧‧‧第一半導體元件
11‧‧‧第一封裝基板
110,120‧‧‧核心層
111,121‧‧‧線路層
12‧‧‧第二封裝基板
13,42‧‧‧銲球
14‧‧‧第二半導體元件
15‧‧‧封裝膠體
16‧‧‧底膠
2,2’‧‧‧第一無核心層式封裝基板
20,30‧‧‧承載板
21,21’‧‧‧第一絕緣層
210‧‧‧第一開孔
22,22’‧‧‧第一介電層
23‧‧‧第一線路層
24‧‧‧第一導電柱
25‧‧‧第一導電元件
3,3’,3”‧‧‧第二無核心層式封裝基板
3a,5a,6a‧‧‧線路增層結構
31‧‧‧第二絕緣層
310‧‧‧第二開孔
32,52,62‧‧‧第二介電層
32’,52’‧‧‧防銲層
33,53,63‧‧‧第二線路層
34,54,64‧‧‧第二導電柱
35‧‧‧第二導電元件
40,44‧‧‧電子元件
40a‧‧‧作用面
40b‧‧‧非作用面
400‧‧‧電極墊
41‧‧‧封裝層
41’‧‧‧底膠
43‧‧‧銲錫材料
50,60‧‧‧承載件
500‧‧‧離形層
501,601‧‧‧金屬層
H,T‧‧‧厚度
45‧‧‧封裝材
第1圖係為習知封裝堆疊結構之剖面示意圖；第2A至2B圖係為本發明之第一無核心層式封裝基板之製法之剖視示意圖；第2B’圖係為第2B圖之另一實施例示意圖；第3A至3C圖係為本發明之第二無核心層式封裝基板之製法之剖視示意圖；第4A至4C圖係為本發明之封裝堆疊結構之製法之剖視示意圖；第4A’至4B’圖係為第4A至4B圖之另一實施例示意圖；第4C’圖係為第4C圖之另一實施例示意圖； 第5A至5C圖係為本發明之第二無核心層式封裝基板之製法之另一實施例的剖視示意圖；以及第6A至6C圖係為本發明之第二無核心層式封裝基板之製法之又一實施例的剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2B圖係為本發明之第一無核心層式封裝基板2之製法之剖視示意圖。
如第2A圖所示，於一承載板20上形成第一絕緣層21。
於本實施例中，該承載板20係為金屬板、半導體晶圓或玻璃板。
再者，形成該第一絕緣層21之材質係選自如綠漆之防銲層、聚醯亞胺(polyimide，簡稱PI)、聚醯胺醯亞胺(polyamide-imide，簡稱PAI)或聚苯咪唑(polybenzimidazole，簡稱PBI)。
如第2B圖所示，於該第一絕緣層21上形成第一介電層22，該第一介電層22中係嵌埋有第一線路層23與形成於該第一線路層23上之複數第一導電柱24，且該第一導電柱24係外露於該第一介電層22。接著，形成複數第一導電元件25於該第一介電層22(即該第一導電柱24)上並藉由該第一導電柱24電性連接該第一線路層23。
於本實施例中，對於該第一介電層22、第一線路層23與第一導電柱24之設置順序並未有特殊限制。例如，先於該第一絕緣層21上形成第一線路層23，並於部分該第一線路層23上形成第一導電柱24，再形成介電材料於該第一絕緣層21上，使該些第一線路層23與第一導電柱24嵌埋於該第一介電層22中。
再者，對於形成該第一介電層22之材質並未有特殊限制，例如預浸材(prepreg)、封裝膠體(molding compound)或感光型介電層。另外，形成該第一介電層22之材質亦可使用與該第一絕緣層21相同的材質。
又，該第一導電元件25係為銅柱、銲球(solder ball)或具有核心銅球(Cu core ball)之銲球等，其形狀並未有特殊限制，可為圓柱體、橢圓柱體或多邊形柱體皆可。
另外，如第2B’圖所示之第一無核心層式封裝基板 2’，可省略製作該第一導電柱24，使該第一導電元件25設於該第一線路層23上並直接電性連接該第一線路層23，且該第一介電層22’可為如綠漆之防銲層。具體地，於一承載板20上可選擇性地形成一如介電材之第一絕緣層21’，例如，當該承載板20之材質為銅材，於後續移除該承載板20時，該第一絕緣層21’可防止過蝕(over etch)以避免損壞該第一線路層23；若該承載板20與該第一線路層23互為不同材質，可省略形成該第一絕緣層21’。
第3A至3C圖係為本發明之第二無核心層式封裝基板3之製法之剖視示意圖。
如第3A至3C圖所示，提供一具有第二絕緣層31之承載板30，再於該第二絕緣層31上形成一線路增層結構3a。接著，形成複數第二導電元件35於該線路增層結構3a上並電性連接該線路增層結構3a。
於本實施例中，該承載板30係為金屬板、半導體晶圓或玻璃板。
再者，形成該第二絕緣層31之材質係選自如綠漆之防銲層、聚醯亞胺(polyimide，簡稱PI)、聚醯胺醯亞胺(polyamide-imide，簡稱PAI)或聚苯咪唑(polybenzimidazole，簡稱PBI)。
又，該線路增層結構3a係包含複數第二介電層32、設於該第二介電層32上之第二線路層33、及嵌埋於該第二介電層32中以電性連接該第二線路層33之複數第二導電柱34。具體地，形成該第二介電層32之材質如預浸材 (prepreg)、封裝膠體(molding compound)或感光型介電層，但不限於此，且該第二介電層32、第二線路層33與第二導電柱34之設置順序並未有特殊限制。例如，先於該第二線路層33上形成第二導電柱34，再形成第二介電層32於該第二絕緣層31上以包覆該些第二線路層33與第二導電柱34，且於最外側之第二介電層32與第二線路層33上復形成一如綠漆之防銲層32’，使最外側之第二線路層33之部分表面外露於該防銲層32’。
另外，該第二導電元件35係為銅柱、銲球(solder ball)或具有核心銅球(Cu core ball)之銲球等，並無特別限制，且其設於該第二線路層33上並直接電性連接該第二線路層33。
第4A至4C圖係為本發明之封裝堆疊結構4之製法之剖視示意圖。
如第4A圖所示，提供第3C圖所示之結構，於該第二無核心層式封裝基板3之部分第二導電元件35上設置一電子元件40。
於本實施例中，該電子元件40係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該電子元件40係為半導體晶片，其具有相對之作用面40a與非作用面40b，該作用面40a具有複數電極墊400，且該電極墊400以覆晶方式藉由該些第二導電元件35電性連接該第二線路層33。於另一實施例中，先於該電極墊400上 形成該第二導電元件35，再將該電子元件40以該第二導電元件35結合至該第二線路層33上。
如第4B圖所示，提供第2B圖所示之結構，將第一無核心層式封裝基板2之第一導電元件25結合該第二無核心層式封裝基板3之部分第二導電元件35，使該第一無核心層式封裝基板2堆疊於該第二無核心層式封裝基板3上。接著，形成一封裝層41於該第一無核心層式封裝基板2與該第二無核心層式封裝基板3之間，以令該封裝層41包覆該電子元件40、該些第一導電元件25與該些第二導電元件35。
於本實施例中，該封裝層41係為絕緣材，如環氧樹脂之封裝膠體。
再者，於結合該第一無核心層式封裝基板2與該第二無核心層式封裝基板3之前，可先形成底膠(圖略)於該電子元件40與該第二無核心層式封裝基板3之間。
應可理解地，亦可以第2B’圖所示之結構取代第2B圖所示之結構，以進行堆疊。
又，於其它實施例中，如第4A’及4B’圖所示，該些第一導電元件25可先設於該第二無核心層式封裝基板3之一側，且部分該第二導電元件35設於該第一無核心層式封裝基板2上，再將該第一無核心層式封裝基板2結合至該第二無核心層式封裝基板3上。
如第4C圖所示，移除該些承載板20,30，再分別形成複數第一開孔210與複數第二開孔310於該第一絕緣層21 與該第二絕緣層31上，以令該些第一線路層23外露於該些第一開孔210，且令該些第二線路層33外露於該些第二開孔310，以構成封裝堆疊結構4。
於本實施例中，該封裝堆疊結構4之厚度T約為440微米。
再者，若以第2B’圖所示之結構進行堆疊，當有該第一絕緣層21’時，可形成複數第一開孔210於該第一絕緣層21’上；當無該第一絕緣層21’時，該些第一線路層23外露於該第一介電層22’。
於另一實施例中，如第4C’圖所示，該第二開孔310中之第二線路層33上可結合銲球42以接置於一如電路板之電子裝置(圖略)上，且該第一開孔210中之第一線路層23上可結合銲錫材料43以接合另一如晶片之電子元件44，再形成一封裝材45以包覆該電子元件44，使該封裝堆疊結構4’成為封裝件堆疊式(Package on Package，簡稱POP)。
應可理解地，該第一開孔210中之第一線路層23上亦可結合一封裝件或如電路板之電子裝置。
應可理解地，如第4C’圖所示，該第二無核心層式封裝基板3與該電子元件40之間可形成底膠41’，以包覆部分第二導電元件35，且令該封裝層41包覆該底膠41’。
本發明之製法係藉由堆疊第一無核心層式(coreless)封裝基板2,2’與第二無核心層式封裝基板3，以減少上、下封裝基板的厚度，故相較於習知技術，不僅能省略核心層 的材料及製程以降低製作成本，且能大幅降低該封裝堆疊結構4,4’之整體厚度以符合電子產品輕薄短小的趨勢。
第5A至5C圖係為本發明之第二無核心層式封裝基板3’之製法之另一實施例之剖視示意圖。本實施例與第3A至3C圖之實施例的差異在於線路增層結構5a之製程。
如第5A圖所示，提供一承載件50，其上形成有離形層500與金屬層501。接著，形成一第二線路層53於該金屬層501上。
如第5B圖所示，於該金屬層501上形成複數第二介電層52、設於該第二介電層52上之第二線路層53與位於該第二介電層52中以電性連接該第二線路層53之複數第二導電柱54(即導電盲孔)。
於本實施例中，先形成第二介電層52，再形成第二線路層53於該第二介電層52上，並形成第二導電柱54於該第二介電層52中。
如第5C圖所示，藉由離形層500移除該承載件50，再蝕刻移除該金屬層501。接著，分別形成防銲層32’,52’於相對兩側之第二介電層52上，並使該第二線路層53外露於該防銲層32’,52’，以完成該線路增層結構5a。之後，形成複數第二導電元件35於至少其中一側之第二線路層53上並電性連接該第二線路層53。
因此，該第二無核心層式封裝基板3’可取代第4C圖所示之第二無核心層式封裝基板3。例如，該些第二導電元件35結合該電子元件40與該第一導電元件25。
第6A至6C圖係為本發明之第二無核心層式封裝基板3”之製法之另一實施例之剖視示意圖。本實施例與第3A至3C圖之實施例的差異在於線路增層結構6a之製程。
如第6A圖所示，提供一承載件60，其上、下兩側具有金屬層601，再依據第3A至3B圖之製程於該金屬層601上製作第二介電層62、第二線路層63與第二導電柱64。接著，於最外側之第二介電層62與第二線路層63上形成(如壓合)承載板30與第二絕緣層31。
如第6B圖所示，移除該承載件60與該金屬層601，以露出該第二介電層62與該第二線路層63。
如第6C圖所示，形成一防銲層32’於最外側之第二介電層62與第二線路層63上，且部分該第二線路層63係外露於該防銲層32’。接著，形成複數第二導電元件35於該外露之第二線路層63上。
因此，第6C圖所示之結構於進行如第4A圖所示之製程時，將於該第二無核心層式封裝基板3”之部分第二導電元件35上設置該電子元件40。
綜上所述，本發明之封裝堆疊結構4,4’之製法主要藉由堆疊第一無核心層式封裝基板2,2’與第二無核心層式封裝基板3,3’,3”，以省略核心層的材料及製程及減少該封裝堆疊結構4,4’之厚度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧第一無核心層式封裝基板
21‧‧‧第一絕緣層
210‧‧‧第一開孔
22‧‧‧第一介電層
23‧‧‧第一線路層
24‧‧‧第一導電柱
25‧‧‧第一導電元件
3‧‧‧第二無核心層式封裝基板
3a‧‧‧線路增層結構
31‧‧‧第二絕緣層
310‧‧‧第二開孔
33‧‧‧第二線路層
35‧‧‧第二導電元件
4‧‧‧封裝堆疊結構
40‧‧‧電子元件
41‧‧‧封裝層
T‧‧‧厚度

Claims (20)

  1. 一種封裝堆疊結構之製法，係包括：提供一第一無核心層式封裝基板及一第二無核心層式封裝基板，其中，該第二無核心層式封裝基板之一側設有至少一電子元件；將該第一無核心層式封裝基板以複數第一導電元件結合至該第二無核心層式封裝基板設有該電子元件之一側上；以及形成封裝層於該第一無核心層式封裝基板與該第二無核心層式封裝基板之間，以令該封裝層包覆該些第一導電元件與該電子元件。
  2. 如申請專利範圍第1項所述之封裝堆疊結構之製法，其中，該第一無核心層式封裝基板復包含第一介電層、及嵌埋於該第一介電層中並電性連接該些第一導電元件之第一線路層。
  3. 如申請專利範圍第2項所述之封裝堆疊結構之製法，其中，該第一無核心層式封裝基板復包含嵌埋於該第一介電層中並形成於該第一線路層上之複數第一導電柱，以令該些第一導電元件藉由該第一導電柱電性連接該第一線路層。
  4. 如申請專利範圍第1項所述之封裝堆疊結構之製法，其中，該第一無核心層式封裝基板相對於結合該第二無核心層式封裝基板之另一側結合有一承載板。
  5. 如申請專利範圍第4項所述之封裝堆疊結構之製法，復 包括於形成該封裝層後，移除該承載板。
  6. 如申請專利範圍第4項所述之封裝堆疊結構之製法，其中，該第一無核心層式封裝基板係以第一絕緣層結合該承載板。
  7. 如申請專利範圍第6項所述之封裝堆疊結構之製法，復包括於形成該封裝層後，移除該承載板。
  8. 如申請專利範圍第7項所述之封裝堆疊結構之製法，復包括於移除該承載板後，於該第一絕緣層中形成複數第一開孔。
  9. 如申請專利範圍第1項所述之封裝堆疊結構之製法，其中，該第二無核心層式封裝基板與該電子元件之間形成有底膠。
  10. 如申請專利範圍第1項所述之封裝堆疊結構之製法，其中，該第二無核心層式封裝基板係包含一線路增層結構，且令該第一導電元件與該電子元件電性連接該線路增層結構。
  11. 如申請專利範圍第10項所述之封裝堆疊結構之製法，其中，該第二無核心層式封裝基板復包含形成於該線路增層結構上並電性連接該線路增層結構之複數第二導電元件，以令該些第二導電元件結合該第一導電元件與該電子元件。
  12. 如申請專利範圍第11項所述之封裝堆疊結構之製法，其中，該封裝層復包覆該些第二導電元件。
  13. 如申請專利範圍第10項所述之封裝堆疊結構之製法， 其中，該第二無核心層式封裝基板復包含一形成於該線路增層結構上之第二絕緣層。
  14. 如申請專利範圍第13項所述之封裝堆疊結構之製法，復包括於結合該第一與第二無核心層式封裝基板之前，該第二無核心層式封裝基板以該第二絕緣層結合另一承載板。
  15. 如申請專利範圍第14項所述之封裝堆疊結構之製法，復包括於形成該封裝層後，移除該另一承載板。
  16. 如申請專利範圍第15項所述之封裝堆疊結構之製法，復包括於移除該另一承載板之後，於該第二絕緣層中形成複數第二開孔。
  17. 如申請專利範圍第1項所述之封裝堆疊結構之製法，復包括於形成該封裝層後，設置另一電子元件於該第一無核心層式封裝基板上。
  18. 如申請專利範圍第17項所述之封裝堆疊結構之製法，復包括形成封裝材於該第一無核心層式封裝基板上，以令該封裝材包覆該另一電子元件。
  19. 如申請專利範圍第1項所述之封裝堆疊結構之製法，其中，該些第一導電元件係先設於該第一無核心層式封裝基板之一側，再將該第一無核心層式封裝基板結合至該第二無核心層式封裝基板上。
  20. 如申請專利範圍第1項所述之封裝堆疊結構之製法，其中，該些第一導電元件係先設於該第二無核心層式封裝基板之一側，再將該第一無核心層式封裝基板結合至該 第二無核心層式封裝基板上。
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