TWI581376B - 封裝結構及其製法 - Google Patents

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Description

封裝結構及其製法
本發明係有關一種封裝結構及其製法，尤指一種無需硬質板之封裝結構及其製法。
隨著電子產業的蓬勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積度方向發展，且隨著封裝技術之演進，晶片的封裝技術也越來越多樣化，半導體封裝件之尺寸或體積亦隨之不斷縮小，藉以使該半導體封裝件達到輕薄短小之目的。
第1圖係習知之半導體封裝件，如圖所示，該半導體封裝件1係包括：硬質板10、複數銲球11、晶片12、包覆層13、介電層14、線路層15、拒銲層16以及電子元件17。
該硬質板10係具有相對之頂面10a與底面10b，該晶片12係以其非作用面設置於該硬質板10之頂面10a上。
該包覆層13係形成於該硬質板10之頂面10a上，以包覆該銲球11及該晶片12，並外露出該銲球11及晶片12之作用面。該介電層14係形成於該包覆層13上，並具有 複數開孔以外露出該銲球11及該晶片12之電極墊。
該線路層15係形成於該介電層14上以電性連接該銲球11及該晶片12之電極墊。該拒銲層16係形成於該介電層14及線路層15上，並外露部分該線路層15，以供該電子元件17電性連接。
惟，上述半導體封裝件之缺點在於，將包覆於包覆層內之晶片設置於硬質板上，使得該半導體封裝件之整體厚度較厚，導致該半導體封裝件之尺寸或體積較大、材料成本亦較高，遂難達到電子產品輕、薄、短、小之目標。
因此，如何克服上述習知技術的問題，並降低半導體封裝件之整體厚度，實為業界迫切待開發之方向。
鑒於上述習知技術之缺失，本發明提供一種封裝結構，係包括：具有相對之第一表面與第二表面之封裝體，該第一表面係外露有複數第一電性連接墊與第二電性連接墊；嵌埋於該封裝體中之半導體元件，該半導體元件係與該第一電性連接墊電性連接；以及複數嵌埋於該封裝體中之導電元件，且各該導電元件具有相對之第一端與第二端，以供該導電元件藉其第一端電性連接該第二電性連接墊，及供各該導電元件之第二端外露於該封裝體之第二表面。
本發明復提供一種封裝結構之製法，係包括：提供一具有相對之頂面與底面之離型件；於該離型件之頂面上形成複數第一電性連接墊與第二電性連接墊；設置半導體元 件於該第一電性連接墊上，使該半導體元件電性連接該第一電性連接墊，於各該第二電性連接墊上形成具有相對之第一端與第二端之導電元件，並於該離型件之頂面上形成具有相對之第一表面與第二表面之封裝體，以包覆該半導體元件與導電元件，其中，複數第一電性連接墊與第二電性連接墊係外露於該封裝體之頂面，該複數導電元件之第二端係外露於該封裝體之第二表面；以及移除該離型件。
本發明復提供另一種封裝結構之製法，係包括：提供一具有相對之頂面與底面之離型件；於該離型件之頂面上形成外露部分該頂面的圖案化之第一介電層；於外露之該離型件之部分頂面上形成該複數第一電性連接墊與第二電性連接墊；以及設置半導體元件於該第一電性連接墊上，使該半導體元件電性連接該第一電性連接墊，於各該第二電性連接墊上形成具有相對之第一端與第二端之導電元件，並於該第一介電層上形成第二介電層，且令該導電元件與該半導體元件嵌埋於該第二介電層之中，以由該第一介電層與第二介電層構成該封裝體，並使該封裝體之第一表面位於該第一介電層側，而該封裝體之第二表面位於該第二介電層側。
於本發明之封裝結構之製法的一實施方式中，形成該複數導電元件與第二介電層之步驟係包括：於該第一介電層上形成該第二介電層；形成複數貫穿該第二介電層之貫孔，以外露出該等第二電性連接墊；以及於該等貫孔中形成該導電元件。
於本發明之封裝結構之製法的另一實施方式中，形成該複數導電元件與第二介電層之步驟係包括：於該第二電性連接墊上形成該導電元件；以及於該第一介電層上形成包覆該導電元件的第二介電層。
於本發明之封裝結構之製法的一實施方式中，於形成該第二介電層之後，復包括移除部分厚度之該第二介電層，以使該導電元件之第二端外露於該封裝體的第二表面。
於本發明之封裝結構之製法的一實施方式中，於形成該封裝體之後，復包括：於該封裝體之第二表面形成絕緣層，該絕緣層具有複數外露出該導電元件之第二端之第一開口；以及於該導電元件之第二端上形成銲墊。於前述封裝結構之製法中，該銲墊係由形成於該導電元件之第二端上之導電層與形成於該導電層上之金屬層所構成。於另一實施方式中，在形成該銲墊之後，復包括於該銲墊、第一電性連接墊與第二電性連接墊之外露表面上形成表面處理層。於前述封裝結構中，該封裝結構復包括：形成於該封裝體之第二表面之絕緣層，且具有複數外露出該導電元件之第二端之第一開口；以及形成於該導電元件之第二端上之銲墊。於前述封裝結構中，該銲墊係由形成於該導電元件之第二端上之導電層與形成於該導電層上之金屬層所構成。於另一實施方式中，復包括形成於該銲墊、第一電性連接墊與第二電性連接墊之外露表面上之表面處理層。
於本發明之封裝結構之製法的一實施方式中，於移除該離型件之後，復包括於該封裝體之第一表面設置堆疊 件，該堆疊件係與該第一電性連接墊與第二電性連接墊電性連接。於前述封裝結構之製法中，設置該堆疊件之步驟係包括：於該封裝體之第一表面設置電子元件，該電子元件係電性連接該第一電性連接墊與第二電性連接墊；以及於該封裝體之第一表面形成封裝膠體，令該電子元件嵌埋於該封裝膠體中。
於本發明之封裝結構及其製法的一實施方式中，該堆疊件為基板、半導體晶片、中介板、經封裝或未經封裝之半導體元件。
於本發明之封裝結構及其製法之一實施例中，該導電元件係為銲球或金屬柱。
於本發明之封裝結構及其製法之一實施例中，該堆疊件為基板、半導體晶片、中介板、經封裝或未經封裝之半導體元件。
於本發明之封裝結構及其製法之一實施例中，該半導體元件為主動元件或被動元件。
由上可知，本發明係藉由將半導體元件設置於介電層中，以降低整體封裝結構之厚度。
此外，本發明更藉由於製程中使用感光型介電材料形成封裝體，該感光型介電材料係同時具有光阻與絕緣封裝之特性，因此於形成該封裝體的製程中無需使用光阻，進而達到簡化製程之效果。
1‧‧‧半導體封裝件
10‧‧‧硬質板
10a、20a‧‧‧頂面
10b、20b‧‧‧底面
11‧‧‧銲球
12‧‧‧晶片
13‧‧‧包覆層
14‧‧‧介電層
15‧‧‧線路層
16‧‧‧拒銲層
17‧‧‧電子元件
20、20’‧‧‧離型件
200‧‧‧鐵
201‧‧‧金屬材料
202‧‧‧電性隔離層
21‧‧‧封裝體
21a‧‧‧第一表面
21b‧‧‧第二表面
210‧‧‧第一介電層
210a‧‧‧第一開口
210b‧‧‧第二開口
211a‧‧‧第一電性連接墊
211b‧‧‧第二電性連接墊
212‧‧‧第二介電層
212a‧‧‧貫孔
213‧‧‧導電元件
213a‧‧‧第一端
213b‧‧‧第二端
22‧‧‧絕緣層
22a‧‧‧開口
23‧‧‧導電層
24‧‧‧第三介電層
24a‧‧‧第三開口
25‧‧‧金屬層
26‧‧‧絕緣保護層
26a‧‧‧第四開口
27‧‧‧表面處理層
3‧‧‧封裝結構
30‧‧‧半導體元件
31‧‧‧堆疊件
311‧‧‧電子元件
312‧‧‧封裝膠體
第1圖係顯示習知半導體封裝件之剖視圖； 第2A至2H圖係顯示本發明半導體封裝件之製法之第一實施例之示意圖，其中，第2A’圖係第2A圖之另一實施態樣，第2B’圖係第2B圖之另一實施方式示意圖，第2D’圖係第2D圖之另一實施方式示意圖；以及第3A及3G’圖係本發明半導體封裝件之製法的第二實施例之示意圖，其中，第3A’圖係第3A圖之另一實施方式示意圖，第3G’圖係第3G圖之另一實施態樣。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「頂」、「底」、「第一」、「第二」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下， 當亦視為本創作可實施之範疇。
第一實施例
請參閱第2A至2H圖係顯示本發明之半導體封裝件之製法之第一實施例之剖視圖。
如第2A圖所示，提供一具有相對之頂面20a與底面20b之離型件20。
於本實施例中，係以表面形成有金屬材料201的鐵200組成的金屬複合材料做為離型件20。於本發明之製法中，對於該金屬材料之材質並未有特殊限制，僅需為可被蝕刻之金屬即可。
此外，該離型件20之底面20b復可形成電性隔離層202，如第2A’圖所示。於本實施例中，對於該電性隔離層202之材料並未有特殊限制，該電性隔離層202可為如聚醯亞胺、環氧樹脂等電性隔絕之薄型(low profile)聚合膠材，於本實施例中，該電性隔離層202之材料係為聚醯亞胺。
如第2B圖所示，於該離型件20之頂面20a上形成外露部分該頂面20a的圖案化之第一介電層210，於外露之該離型件20之部分頂面20a上形成該複數第一電性連接墊211a與第二電性連接墊211b。
於本實施例中，該第一電性連接墊211a與第二電性連接墊211b可為經圖案化之線路。
於本實施例中，係先於該離型件20之頂面20a上形成具有第一開口210a與第二開口210b之圖案化之第一介電 層210，再於該第一開口210a與第二開口210b中填充導電材料，以形成該第一電性連接墊211a與第二電性連接墊211b。
於前述實施例的一實施方式中，形成該第一介電層210之材質係為感光型介電材料，因而得以藉由曝光顯影製程於該第一介電層210上形成第一開口210a與第二開口210b。此外，當形成該第一介電層210之材質係為感光型介電材料時，由於感光型介電材料同時具有光阻與絕緣封裝之特性，因而於形成該第一電性連接墊211a與第二電性連接墊211b無需移除該第一介電層210，而可直接留做絕緣封裝之用。
另外，於本實施例之另一實施方式中，係先於該離型件20之頂面20a上形成該複數第一電性連接墊211a與第二電性連接墊211b，如第2B’圖所示。
接著，設置半導體元件、形成複數導電元件與第二介電層，於本實施例中係採用於設置半導體元件後，先形成第二介電層再形成複數導電元件之實施方式，具體細節如下所述。
如第2C圖所示，設置並電性連接半導體元件30於該第一電性連接墊211a上。
於本實施例中，該半導體元件30係包括，但不限於主動元件或被動元件。
如第2D圖所示，於該離型件20之頂面20a上形成第二介電層212，使該半導體元件30嵌埋於其中。
於本實施例中，復包括於形成該第二介電層212後，形成複數貫穿該第二介電層212之貫孔212a，以外露出該第二電性連接墊211b。
於本實施例之另一實施方式中，係接續第2B’圖之製程，設置並電性連接半導體元件30於該第一電性連接墊211a上，並於該離型件20之頂面20a上形成封裝體21，使該半導體元件30嵌埋於其中，如第2D’圖所示。於前述實施方式中，形成該封裝體21之材質係為模壓樹脂(molding compound)或預浸材(prepreg)，於此實施方式中，係以模壓或層壓方式形成該封裝體21，而後於該封裝體中形成貫穿該封裝體21之貫孔212a。
於本實施例中，對於該貫孔212a之形成方式並未有特殊限制，可由雷射鑽孔或機械鑽孔達成。於本實施例之一實施方式中，由於本案所使用之第二介電層212之材料係為感光型介電材料，該感光型介電材料不僅具有電性絕緣的特性亦具有光阻的特性，因此，亦可以曝光、顯影等圖案化方式形成該第二介電層212之貫孔212a，該第一介電層210與第二介電層212係構成封裝體21。如第2E圖所示，於該等貫孔212a中填充導電材料，以形成具有相對之第一端213a與第二端213b之導電元件213，且該第一端213a係與該第二電性連接墊211b接觸。
於本實施例中，該導電材料為金屬，該導電材料係以電鍍方式形成於該貫孔212a中。
如第2F圖所示，移除該離型件20，以外露出由該第 一介電層210與第二介電層212所構成的封裝體21之第一表面21a，該導電元件213之第二端213b係外露於該封裝體21之第二表面21b，該第一電性連接墊211a與第二電性連接墊211b係外露於該封裝體21之第一表面21a。
於本實施例中，係未移除整個該離型件20，而保留部分該離型件20’以作為後續製程中之支撐，以維持該封裝體21整體的平整。
此外，倘若使用如第2A’圖所示之表面形成有電性隔離層202之該離型件20，於移除該離型件20之前，可先行移除該電性隔離層202。
如第2G圖所示，將該第2F圖之結構進行翻轉，並於該封裝體21之第一表面21a設置堆疊件31，且該堆疊件31係電性連接該第一電性連接墊211a與第二電性連接墊211b。
於本發明中，該堆疊件31係包括，但不限於基板、半導體晶片、晶圓、經封裝或未經封裝之半導體元件。
於本實施例中，該堆疊件31係包括：電子元件311，係設置於該封裝體21之第一表面21a，且電性連接於該第一電性連接墊211a與第二電性連接墊211b；以及形成於該封裝體21之第一表面21a的封裝膠體312，使該電子元件311嵌埋於該封裝膠體312中。
於本實施例中，更藉由部分該離型件20’為後續形成該封裝膠體312之製程提供剛性支撐。
如第2H圖所示，進行切單製程，以得到複數封裝結 構3。
本發明之封裝結構3係包括：具有相對之第一表面21a與第二表面21b之封裝體21；形成於該封裝體21之第一表面21a之複數第一電性連接墊211a與第二電性連接墊211b；半導體元件30，係嵌埋於該封裝體21中，該半導體元件30係與該第一電性連接墊211a電性連接；以及複數導電元件213，係嵌埋於該封裝體21中，且各該導電元件213具有相對之第一端213a與第二端213b，以供該導電元件213藉其第一端213a電性連接該第二電性連接墊211b，該導電元件213之第二端213b係外露於該封裝體21之第二表面21b。
於本實施例中，該封裝結構3復包括堆疊件31，係設置於該封裝體21之第一表面21a，並與該第一電性連接墊211a與第二電性連接墊211b電性連接。
於本發明之封裝結構中，該堆疊件31係可為基板、半導體晶片、中介板、經封裝或未經封裝之半導體元件。
於本實施例中，該堆疊件31係包括：設置於該封裝體21之第一表面21a之電子元件311，該電子元件311電性連接於該第一電性連接墊211a與第二電性連接墊211b；以及形成於該封裝體21之第一表面21a的封裝膠體312，令該電子元件311嵌埋於該封裝膠體312中。於本實施例中，該堆疊件31為半導體晶片、經封裝或未經封裝之半導體元件。
於本實施例中，該封裝體21係由第一介電層210與第 二介電層212所構成，其中，該第一介電層210係對應於該封裝體21之第一表面21a，該第二介電層212係對應於該封裝體21之第二表面21b，該半導體元件30係嵌埋於該第二介電層212中，該複數第一電性連接墊211a與第二電性連接墊211b係外露於該封裝體21之第一表面21a，該複數導電元件213之第二端213b係外露於該封裝體21之第二表面21b。
第二實施例
本實施例與第一實施例之差別在於，本實施例係先於該第二電性連接墊上形成複數導電元件(如，銲球或金屬柱)，再形成第二介電層，具體細節如下所述。
請參閱如下第3A至3G’圖，其係為本發明封裝結構之製法的另一實施例之剖視圖。
如第3A圖所示，本實施例係於形成第二介電層212前，直接於該第二電性連接墊211b上形成導電元件213，且各該導電元件213具有相對之第一端213a與第二端213b，以供該導電元件213藉其第一端213a電性連接該第二電性連接墊211b，接著形成第二介電層212，再以研磨方式移除部分厚度之該第二介電層212，使該第一介電層210與第二介電層212所構成之封裝體21的第二表面21b複數外露出該導電元件213之第二端213b。
於本實施例中，該導電元件213係為銲球或金屬柱，接置於該第二電性連接墊211b上，形成該第二介電層212之材質係為感光型介電材料。
於本實施例之另一實施方式中，係先於該第二電性連接墊211b上形成具有相對之第一端213a與第二端213b之導電元件213，再於該離型件20之頂面20a上形成封裝體21，使該導電元件213嵌埋於其中，如第3A’圖所示。於前述實施方式中，形成該封裝體21之材質係為模壓樹脂(molding compound)或預浸材(prepreg)，於此實施方式中，係以模壓或層壓方式形成該封裝體21。
如第3B圖所示，於該封裝體21的第二表面21b上形成具有複數外露出該導電元件213的第二端213b之開口22a的絕緣層22，並於該絕緣層22及該導電元件213的第二端213b上形成導電層23。
於本實施例中，該導電層23之材質係為銅。
如第3C圖所示，於該導電層23上形成第三介電層24，該第三介電層24係具有外露出對應於該導電元件213之第二端213b的該導電層23之第三開口24a。
於本實施例中，該第三介電層24之材質係為光阻。
如第3D圖所示，於該第三介電層24之第三開口24a中形成金屬層25。
於本實施例中，該金屬層25之材質係為銅。
如第3E圖所示，去除該第三介電層24及其所覆蓋之導電層23。
於本實施例中，係藉由形成於該導電元件之第二端上之導電層與形成於該導電層上之金屬層構成銲墊。
如第3F圖所示，於該絕緣層22之表面形成例如拒銲 層的絕緣保護層26，該絕緣保護層26係具有外露出該金屬層25之第四開口26a。
如第3G圖所示，移除該離型件20，以外露出該封裝體21之第一表面21a、第一電性連接墊211a與第二電性連接墊211b。
於本實施例中，僅移除部分該離型件20以保留部分該離型件20’，為後續製程提供剛性支撐。於本實施例中，復可於該構成該銲墊之金屬層25、第一電性連接墊211a與第二電性連接墊211b之外露表面上形成表面處理層27，例如有機保銲層(OSP)，如第3G’圖所示。
於本發明之封裝結構及其製法中，不僅藉由將半導體元件設置於封裝體中且無需額外設置硬質板，藉以降低整體封裝結構之厚度，更以感光型介電材料形成該封裝體，利用該感光型介電材料同時具有光阻特性與絕緣封裝特性，得以在不需另外使用光阻的情況下，達到簡化製程之效果。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
3‧‧‧封裝結構
21‧‧‧封裝體
21a‧‧‧第一表面
21b‧‧‧第二表面
210‧‧‧第一介電層
211a‧‧‧第一電性連接墊
211b‧‧‧第二電性連接墊
212‧‧‧第二介電層
213‧‧‧導電元件
213a‧‧‧第一端
213b‧‧‧第二端
30‧‧‧半導體元件
31‧‧‧堆疊件
311‧‧‧電子元件
312‧‧‧封裝膠體

Claims (25)

  1. 一種封裝結構，係包括：封裝體，係具有相對之第一表面與第二表面；複數第一電性連接墊與第二電性連接墊，係形成於該封裝體之第一表面；半導體元件，係嵌埋於該封裝體中，且電性連接該第一電性連接墊；複數導電元件，係嵌埋於該封裝體中，且各該導電元件具有相對之第一端與第二端，以供該導電元件藉其第一端電性連接該第二電性連接墊，及供各該導電元件之第二端外露於該封裝體之第二表面；以及堆疊件，係設置於該封裝體之第一表面，並與該第一電性連接墊與第二電性連接墊電性連接。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該堆疊件係包括：電子元件，係設置於該封裝體之第一表面，且電性連接該第一電性連接墊與第二電性連接墊；以及形成於該封裝體之第一表面的封裝膠體，令該電子元件嵌埋於該封裝膠體中。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該堆疊件為基板、半導體晶片、中介板、經封裝或未經封裝之半導體元件。
  4. 如申請專利範圍第1項所述之封裝結構，其中，該半導體元件為主動元件或被動元件。
  5. 如申請專利範圍第1項所述之封裝結構，復包括絕緣層，係形成於該封裝體之第二表面，且具有複數外露出該導電元件之第二端之第一開口。
  6. 如申請專利範圍第1項所述之封裝結構，復包括銲墊，係形成於該導電元件之第二端上。
  7. 如申請專利範圍第6項所述之封裝結構，其中，該銲墊係包括形成於該導電元件之第二端上之導電層與形成於該導電層上之金屬層。
  8. 如申請專利範圍第6項所述之封裝結構，復包括表面處理層，係形成於該銲墊、第一電性連接墊與第二電性連接墊之外露表面上。
  9. 如申請專利範圍第1項所述之封裝結構，其中，形成該封裝體之材質為模壓樹脂、預浸材或感光型介電材料。
  10. 一種封裝結構之製法，係包括：提供一具有相對之頂面與底面之離型件；於該離型件之頂面上形成該複數第一電性連接墊與第二電性連接墊；設置半導體元件於該第一電性連接墊上，使該半導體元件電性連接該第一電性連接墊，於各該第二電性連接墊上形成具有相對之第一端與第二端之導電元件，並於該離型件之頂面上形成具有相對之第一表面與第二表面之封裝體，以包覆該半導體元件與導電元件，其中，複數第一電性連接墊與第二電性連接墊係 外露於該封裝體之第一表面，且該複數導電元件之第二端係外露於該封裝體之第二表面；以及移除該離型件。
  11. 一種封裝結構之製法，係包括：提供一具有相對之頂面與底面之離型件；於該離型件之頂面上形成外露部分該頂面的圖案化之第一介電層；於外露之該離型件之部分頂面上形成複數第一電性連接墊與第二電性連接墊；設置半導體元件於該第一電性連接墊上，使該半導體元件電性連接該第一電性連接墊，於各該第二電性連接墊上形成具有相對之第一端與第二端之導電元件，並於該第一介電層上形成第二介電層，且令該導電元件與該半導體元件嵌埋於該第二介電層之中，以由該第一介電層與第二介電層構成一封裝體，該封裝體之第一表面位於該第一介電層側，而該封裝體之第二表面位於該第二介電層側；以及移除該離型件。
  12. 如申請專利範圍第11項所述之封裝結構之製法，其中，形成該複數導電元件與第二介電層之步驟係包括：於該第一介電層上形成該第二介電層；形成複數貫穿該第二介電層之貫孔，以外露出該等第二電性連接墊；以及於該等貫孔中形成該導電元件。
  13. 如申請專利範圍第12項所述之封裝結構之製法，其中，該貫孔係以雷射鑽孔、機械鑽孔或曝光顯影方式形成。
  14. 如申請專利範圍第11項所述之封裝結構之製法，其中，形成該複數導電元件與第二介電層之步驟係包括：於該第二電性連接墊上形成該導電元件；以及於該第一介電層上形成包覆該導電元件的第二介電層。
  15. 如申請專利範圍第10或11項所述之封裝結構之製法，其中，該導電元件係為銲球或金屬柱。
  16. 如申請專利範圍第14項所述之封裝結構之製法，其中，於形成該第二介電層之後，復包括移除部分厚度之該第二介電層，以使該導電元件之第二端外露於該封裝體的第二表面。
  17. 如申請專利範圍第10或11項所述之封裝結構之製法，於形成該封裝體之後，復包括於該封裝體之第二表面形成絕緣層，該絕緣層具有複數外露出該導電元件之第二端之第一開口。
  18. 如申請專利範圍第10或11項所述之封裝結構之製法，於形成該封裝體之後，復包括於該導電元件之第二端上形成銲墊。
  19. 如申請專利範圍第18項所述之封裝結構之製法，其中，該銲墊係由形成於該導電元件之第二端上之導電層與形成於該導電層上之金屬層所構成。
  20. 如申請專利範圍第18項所述之封裝結構之製法，於形成該銲墊之後，復包括於該銲墊、第一電性連接墊與第二電性連接墊之外露表面上形成表面處理層。
  21. 如申請專利範圍第10或11項所述之封裝結構之製法，於移除該離型件之後，復包括於該封裝體之第一表面設置堆疊件，該堆疊件係與該第一電性連接墊與第二電性連接墊電性連接。
  22. 如申請專利範圍第21項所述之封裝結構之製法，其中，設置該堆疊件之步驟係包括：於該封裝體之第一表面設置電子元件，該電子元件係電性連接該第一電性連接墊與第二電性連接墊；以及於該封裝體之第一表面形成封裝膠體，令該電子元件嵌埋於該封裝膠體中。
  23. 如申請專利範圍第21項所述之封裝結構之製法，其中，該堆疊件為基板、半導體晶片、中介板、經封裝或未經封裝之半導體元件。
  24. 如申請專利範圍第10或11項所述之封裝結構之製法，其中，該半導體元件為主動元件或被動元件。
  25. 如申請專利範圍第10或11項所述之封裝結構之製法，其中，形成該封裝體之材質為模壓樹脂、預浸材或感光型介電材料。
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