CN105428326A - 封装结构及其制法 - Google Patents

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Abstract

一种封装结构及其制法，该封装结构包括：具有相对的第一表面与第二表面的封装体，该第一表面外露有多个第一电性连接垫与第二电性连接垫；嵌埋于该封装体中的半导体元件，该半导体元件与该第一电性连接垫电性连接；以及多个嵌埋于该封装体中的导电元件，该导电元件与该第二电性连接垫电性连接，该导电元件的一端面外露于该封装体的第二表面，本发明藉由将该半导体元件嵌埋于该封装体中以降低整体封装结构的厚度。

Description

封装结构及其制法
技术领域
本发明有关一种封装结构及其制法，尤指一种无需硬质板的封装结构及其制法。
背景技术
随着电子产业的蓬勃发展，许多高阶电子产品都逐渐朝往轻、薄、短、小等高集积度方向发展，且随着封装技术的演进，晶片的封装技术也越来越多样化，半导体封装件的尺寸或体积亦随的不断缩小，藉以使该半导体封装件达到轻薄短小的目的。
图1为现有的半导体封装件，如图所示，该半导体封装件1包括：硬质板10、多个焊球11、晶片12、包覆层13、介电层14、线路层15、拒焊层16以及电子元件17。
该硬质板10具有相对的顶面10a与底面10b，该晶片12以其非作用面设置于该硬质板10的顶面10a上。
该包覆层13形成于该硬质板10的顶面10a上，以包覆该焊球11及该晶片12，并外露出该焊球11及晶片12的作用面。该介电层14形成于该包覆层13上，并具有多个开孔以外露出该焊球11及该晶片12的电极垫。
该线路层15形成于该介电层14上以电性连接该焊球11及该晶片12的电极垫。该拒焊层16形成于该介电层14及线路层15上，并外露部分该线路层15，以供该电子元件17电性连接。
然而，上述半导体封装件的缺点在于，将包覆于包覆层内的晶片设置于硬质板上，使得该半导体封装件的整体厚度较厚，导致该半导体封装件的尺寸或体积较大、材料成本亦较高，遂难达到电子产品轻、薄、短、小的目标。
因此，如何克服上述现有技术的问题，并降低半导体封装件的整体厚度，实为业界迫切待开发的方向。
发明内容
鉴于上述现有技术的缺失，本发明提供一种封装结构及其制法，藉由将该半导体元件嵌埋于该封装体中以降低整体封装结构的厚度。
本发明的封装结构，包括：具有相对的第一表面与第二表面的封装体，该第一表面外露有多个第一电性连接垫与第二电性连接垫；嵌埋于该封装体中的半导体元件，该半导体元件与该第一电性连接垫电性连接；以及多个嵌埋于该封装体中的导电元件，且各该导电元件具有相对的第一端与第二端，以供该导电元件通过其第一端电性连接该第二电性连接垫，及供各该导电元件的第二端外露于该封装体的第二表面。
本发明还提供一种封装结构的制法，包括：提供一具有相对的顶面与底面的离型件；于该离型件的顶面上形成多个第一电性连接垫与第二电性连接垫；设置半导体元件于该第一电性连接垫上，使该半导体元件电性连接该第一电性连接垫，于各该第二电性连接垫上形成具有相对的第一端与第二端的导电元件，并于该离型件的顶面上形成具有相对的第一表面及第二表面的封装体，以包覆该半导体元件与导电元件，其中，多个第一电性连接垫与第二电性连接垫外露于该封装体的顶面，该多个导电元件的第二端外露于该封装体的第二表面；以及移除该离型件。
本发明还提供一种封装结构的制法，包括：提供一具有相对的顶面与底面的离型件；于该离型件的顶面上形成外露部分该顶面的图案化的第一介电层；于外露的该离型件的部分顶面上形成多个第一电性连接垫与第二电性连接垫；以及设置半导体元件于该第一电性连接垫上，使该半导体元件电性连接该第一电性连接垫，于各该第二电性连接垫上形成具有相对的第一端与第二端的导电元件，并于该第一介电层上形成第二介电层，且令该导电元件与该半导体元件嵌埋于该第二介电层之中，以通过该第一介电层与第二介电层构成封装体，并使该封装体的第一表面位于该第一介电层侧，而该封装体的第二表面位于该第二介电层侧。
于本发明的封装结构的制法的一实施方式中，形成该多个导电元件与第二介电层的步骤包括：于该第一介电层上形成该第二介电层；形成多个贯穿该第二介电层的贯孔，以外露出该等第二电性连接垫；以及于该等贯孔中形成该导电元件。
于本发明的封装结构的制法的另一实施方式中，形成多个该导电元件与第二介电层的步骤包括：于该第二电性连接垫上形成该导电元件；以及于该第一介电层上形成包覆该导电元件的第二介电层。
于本发明的封装结构的制法的一实施方式中，于形成该第二介电层之后，还包括移除部分厚度的该第二介电层，以使该导电元件的第二端外露于该封装体的第二表面。
于本发明的封装结构的制法的一实施方式中，于形成该封装体之后，还包括：于该封装体的第二表面形成绝缘层，该绝缘层具有多个外露出该导电元件的第二端的第一开口；以及于该导电元件的第二端上形成焊垫。于前述封装结构的制法中，该焊垫由形成于该导电元件的第二端上的导电层与形成于该导电层上的金属层所构成。于另一实施方式中，在形成该焊垫之后，还包括于该焊垫、第一电性连接垫与第二电性连接垫的外露表面上形成表面处理层。于前述封装结构中，该封装结构还包括：形成于该封装体的第二表面的绝缘层，且具有多个外露出该导电元件的第二端的第一开口；以及形成于该导电元件的第二端上的焊垫。于前述封装结构中，该焊垫由形成于该导电元件的第二端上的导电层与形成于该导电层上的金属层所构成。于另一实施方式中，还包括形成于该焊垫、第一电性连接垫与第二电性连接垫的外露表面上的表面处理层。
于本发明的封装结构的制法的一实施方式中，于移除该离型件之后，还包括于该封装体的第一表面设置堆迭件，该堆迭件与该第一电性连接垫与第二电性连接垫电性连接。于前述封装结构的制法中，设置该堆迭件的步骤包括：于该封装体的第一表面设置电子元件，该电子元件电性连接该第一电性连接垫与第二电性连接垫；以及于该封装体的第一表面形成封装胶体，令该电子元件嵌埋于该封装胶体中。
于本发明的封装结构及其制法的一实施方式中，该堆迭件为基板、半导体晶片、中介板、经封装或未经封装的半导体元件。
于本发明的封装结构及其制法的一实施例中，该导电元件为焊球或金属柱。
于本发明的封装结构及其制法的一实施例中，该堆迭件为基板、半导体晶片、中介板、经封装或未经封装的半导体元件。
于本发明的封装结构及其制法的一实施例中，该半导体元件为主动元件或被动元件。
由上可知，本发明藉由将半导体元件设置于介电层中，以降低整体封装结构的厚度。
此外，本发明更藉由于制程中使用感光型介电材料形成封装体，该感光型介电材料同时具有光阻与绝缘封装的特性，因此于形成该封装体的制程中无需使用光阻，进而达到简化制程的效果。
附图说明
图1为显示现有半导体封装件的剖视图；
图2A至图2H为显示本发明半导体封装件的制法的第一实施例的示意图，其中，图2A’为图2A的另一实施例，图2B’为图2B的另一实施方式示意图，图2D’为图2D的另一实施方式示意图；以及
图3A至图3G’为本发明半导体封装件的制法的第二实施例的示意图，其中，图3A’为图3A的另一实施方式示意图，图3G’为图3G的另一实施例。
符号说明
1半导体封装件
10硬质板
10a、20a顶面
10b、20b底面
11焊球
12晶片
13包覆层
14介电层
15线路层
16拒焊层
17电子元件
20、20’离型件
200铁
201金属材料
202电性隔离层
21封装体
21a第一表面
21b第二表面
210第一介电层
210a第一开口
210b第二开口
211a第一电性连接垫
211b第二电性连接垫
212第二介电层
212a贯孔
213导电元件
213a第一端
213b第二端
22绝缘层
22a开口
23导电层
24第三介电层
24a第三开口
25金属层
26绝缘保护层
26a第四开口
27表面处理层
3封装结构
30半导体元件
31堆迭件
311电子元件
312封装胶体。
具体实施方式
以下藉由特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明亦可藉由其他不同的具体实例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本创作可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本创作所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如「上」、「顶」、「底」、「第一」、「第二」等用语，也仅为便于叙述的明了，而非用于限定本创作可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本创作可实施的范畴。
第一实施例
请参阅图2A至图2H为显示本发明的半导体封装件的制法的第一实施例的剖视图。
如图2A所示，提供一具有相对的顶面20a与底面20b的离型件20。
于本实施例中，以表面形成有金属材料201的铁200组成的金属复合材料做为离型件20。于本发明的制法中，对于该金属材料的材质并未有特殊限制，仅需为可被蚀刻的金属即可。
此外，该离型件20的底面20b还可形成电性隔离层202，如图2A’所示。于本实施例中，对于该电性隔离层202的材料并未有特殊限制，该电性隔离层202可为如聚酰亚胺、环氧树脂等电性隔绝的薄型(lowprofile)聚合胶材，于本实施例中，该电性隔离层202的材料为聚酰亚胺。
如图2B所示，于该离型件20的顶面20a上形成外露部分该顶面20a的图案化的第一介电层210，于外露的该离型件20的部份顶面20a上形成多个第一电性连接垫211a与第二电性连接垫211b。
于本实施例中，该第一电性连接垫211a与第二电性连接垫211b可为经图案化的线路。
于本实施例中，先于该离型件20的顶面20a上形成具有第一开口210a与第二开口210b的图案化的第一介电层210，再于该第一开口210a与第二开口210b中填充导电材料，以形成该第一电性连接垫211a与第二电性连接垫211b。
于前述实施例的一实施方式中，形成该第一介电层210的材质为感光型介电材料，因而得以藉由曝光显影制程于该第一介电层210上形成第一开口210a与第二开口210b。此外，当形成该第一介电层210的材质为感光型介电材料时，由于感光型介电材料同时具有光阻与绝缘封装的特性，因而于形成该第一电性连接垫211a与第二电性连接垫211b无需移除该第一介电层210，而可直接留做绝缘封装之用。
另外，于本实施例的另一实施方式中，先于该离型件20的顶面20a上形成多个第一电性连接垫211a与第二电性连接垫211b，如图2B’所示。
接着，设置半导体元件、形成多个导电元件与第二介电层，于本实施例中采用于设置半导体元件后，先形成第二介电层再形成多个导电元件的实施方式，具体细节如下所述。
如图2C所示，设置并电性连接半导体元件30于该第一电性连接垫211a上。
于本实施例中，该半导体元件30包括，但不限于主动元件或被动元件。
如图2D所示，于该离型件20的顶面20a上形成第二介电层212，使该半导体元件30嵌埋于其中。
于本实施例中，还包括于形成该第二介电层212后，形成多个贯穿该第二介电层212的贯孔212a，以外露出该第二电性连接垫211b。
于本实施例的另一实施方式中，接续图2B’的制程，设置并电性连接半导体元件30于该第一电性连接垫211a上，并于该离型件20的顶面20a上形成封装体21，使该半导体元件30嵌埋于其中，如图2D’所示。于前述实施方式中，形成该封装体21的材质为模压树脂(moldingcompound)或预浸材(prepreg)，于此实施方式中，以模压或层压方式形成该封装体21，而后于该封装体中形成贯穿该封装体21的贯孔212a。
于本实施例中，对于该贯孔212a的形成方式并未有特殊限制，可由激光钻孔或机械钻孔达成。于本实施例的一实施方式中，由于本案所使用的第二介电层212的材料为感光型介电材料，该感光型介电材料不仅具有电性绝缘的特性亦具有光阻的特性，因此，也可以曝光、显影等图案化方式形成该第二介电层212的贯孔212a，该第一介电层210与第二介电层212构成封装体21。如图2E所示，于该等贯孔212a中填充导电材料，以形成具有相对的第一端213a与第二端213b的导电元件213，且该第一端213a与该第二电性连接垫211b接触。
于本实施例中，该导电材料为金属，该导电材料以电镀方式形成于该贯孔212a中。
如图2F所示，移除该离型件20，以外露出由该第一介电层210与第二介电层212所构成的封装体21的第一表面21a，该导电元件213的第二端213b外露于该封装体21的第二表面21b，该第一电性连接垫211a与第二电性连接垫211b外露于该封装体21的第一表面21a。
于本实施例中，未移除整个该离型件20，而保留部分该离型件20’以作为后续制程中的支撑，以维持该封装体21整体的平整。
此外，倘若使用如图2A’所示的表面形成有电性隔离层202的该离型件20，于移除该离型件20之前，可先行移除该电性隔离层202。
如图2G所示，将该图2F的结构进行翻转，并于该封装体21的第一表面21a设置堆迭件31，且该堆迭件31电性连接该第一电性连接垫211a与第二电性连接垫211b。
于本发明中，该堆迭件31包括，但不限于基板、半导体晶片、晶圆、经封装或未经封装的半导体元件。
于本实施例中，该堆迭件31包括：电子元件311，其设置于该封装体21的第一表面21a，且电性连接于该第一电性连接垫211a与第二电性连接垫211b；以及形成于该封装体21的第一表面21a的封装胶体312，使该电子元件311嵌埋于该封装胶体312中。
于本实施例中，更藉由部分该离型件20’为后续形成该封装胶体312的制程提供刚性支撑。
如图2H所示，进行切单制程，以得到多个封装结构3。
本发明的封装结构3包括：具有相对的第一表面21a与第二表面21b的封装体21；形成于该封装体21的第一表面21a的多个第一电性连接垫211a与第二电性连接垫211b；半导体元件30，其嵌埋于该封装体21中，该半导体元件30与该第一电性连接垫211a电性连接；以及多个导电元件213，其嵌埋于该封装体21中，且各该导电元件213具有相对的第一端213a与第二端213b，以供该导电元件213通过其第一端213a电性连接该第二电性连接垫211b，该导电元件213的第二端213b外露于该封装体21的第二表面21b。
于本实施例中，该封装结构3还包括堆迭件31，其设置于该封装体21的第一表面21a，并与该第一电性连接垫211a与第二电性连接垫211b电性连接。
于本发明的封装结构中，该堆迭件31可为基板、半导体晶片、中介板、经封装或未经封装的半导体元件。
于本实施例中，该堆迭件31包括：设置于该封装体21的第一表面21a的电子元件311，该电子元件311电性连接于该第一电性连接垫211a与第二电性连接垫211b；以及形成于该封装体21的第一表面21a的封装胶体312，令该电子元件311嵌埋于该封装胶体312中。于本实施例中，该堆迭件31为半导体晶片、经封装或未经封装的半导体元件。
于本实施例中，该封装体21由第一介电层210与第二介电层212所构成，其中，该第一介电层210对应于该封装体21的第一表面21a，该第二介电层212对应于该封装体21的第二表面21b，该半导体元件30嵌埋于该第二介电层212中，多个该第一电性连接垫211a与第二电性连接垫211b外露于该封装体21的第一表面21a，多个该导电元件213的第二端213b外露于该封装体21的第二表面21b。
第二实施例
本实施例与第一实施例的差别在于，本实施例先于该第二电性连接垫上形成多个导电元件(如，焊球或金属柱)，再形成第二介电层，具体细节如下所述。
请参阅如下图3A至图3G’，其为本发明封装结构的制法的另一实施例的剖视图。
如图3A所示，本实施例于形成第二介电层212前，直接于该第二电性连接垫211b上形成导电元件213，且各该导电元件213具有相对的第一端213a与第二端213b，以供该导电元件213通过其第一端213a电性连接该第二电性连接垫211b，接着形成第二介电层212，再以研磨方式移除部分厚度的该第二介电层212，使该第一介电层210与第二介电层212所构成的封装体21的第二表面21b外露出该导电元件213的第二端213b。
于本实施例中，该导电元件213为焊球或金属柱，接置于该第二电性连接垫211b上，形成该第二介电层212的材质为感光型介电材料。
于本实施例的另一实施方式中，先于该第二电性连接垫211b上形成具有相对的第一端213a与第二端213b的导电元件213，再于该离型件20的顶面20a上形成封装体21，使该导电元件213嵌埋于其中，如图3A’所示。于前述实施方式中，形成该封装体21的材质为模压树脂(moldingcompound)或预浸材(prepreg)，于此实施方式中，以模压或层压方式形成该封装体21。
如图3B所示，于该封装体21的第二表面21b上形成具有多个外露出该导电元件213的第二端213b的开口22a的绝缘层22，并于该绝缘层22及该导电元件213的第二端213b上形成导电层23。
于本实施例中，该导电层23的材质为铜。
如图3C所示，于该导电层23上形成第三介电层24，该第三介电层24具有多个外露出对应于该导电元件213的第二端213b的该导电层23的第三开口24a。
于本实施例中，该第三介电层24的材质为光阻。
如图3D所示，于该第三介电层24的第三开口24a中形成金属层25。
于本实施例中，该金属层25的材质为铜。
如图3E所示，去除该第三介电层24及其所覆盖的导电层23。
于本实施例中，藉由形成于该导电元件的第二端上的导电层与形成于该导电层上的金属层构成焊垫。
如图3F所示，于该绝缘层22的表面形成例如拒焊层的绝缘保护层26，该绝缘保护层26具有多个外露出该金属层25的第四开口26a。
如图3G所示，移除该离型件20，以外露出该封装体21的第一表面21a、第一电性连接垫211a与第二电性连接垫211b。
于本实施例中，仅移除部分该离型件20以保留部分该离型件20’，为后续制程提供刚性支撑。于本实施例中，还可于该构成该焊垫的金属层25、第一电性连接垫211a与第二电性连接垫211b的外露表面上形成表面处理层27，例如有机保焊层(OSP)，如图3G’所示。
于本发明的封装结构及其制法中，不仅藉由将半导体元件设置于封装体中且无需额外设置硬质板，藉以降低整体封装结构的厚度，更以感光型介电材料形成该封装体，利用该感光型介电材料同时具有光阻特性与绝缘封装特性，得以在不需另外使用光阻的情况下，达到简化制程的效果。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (26)

1.一种封装结构，其包括：
封装体，其具有相对的第一表面与第二表面；
多个第一电性连接垫与第二电性连接垫，其形成于该封装体的第一表面；
半导体元件，其嵌埋于该封装体中，且电性连接该第一电性连接垫；以及
多个导电元件，其嵌埋于该封装体中，且各该导电元件具有相对的第一端与第二端，以供该导电元件通过其第一端电性连接该第二电性连接垫，及供各该导电元件的第二端外露于该封装体的第二表面。
2.如权利要求1所述的封装结构，其特征为，该结构还包括堆迭件，其设置于该封装体的第一表面，并与该第一电性连接垫与第二电性连接垫电性连接。
3.如权利要求2所述的封装结构，其特征为，该堆迭件包括：
电子元件，其设置于该封装体的第一表面，且电性连接该第一电性连接垫与第二电性连接垫；以及
形成于该封装体的第一表面的封装胶体，令该电子元件嵌埋于该封装胶体中。
4.如权利要求2所述的封装结构，其特征为，该堆迭件为基板、半导体晶片、中介板、经封装或未经封装的半导体元件。
5.如权利要求1所述的封装结构，其特征为，该半导体元件为主动元件或被动元件。
6.如权利要求1所述的封装结构，其特征为，该结构还包括绝缘层，其形成于该封装体的第二表面，且具有多个外露出该导电元件的第二端的第一开口。
7.如权利要求1所述的封装结构，其特征为，该结构还包括焊垫，其形成于该导电元件的第二端上。
8.如权利要求7所述的封装结构，其特征为，该焊垫包括形成于该导电元件的第二端上的导电层与形成于该导电层上的金属层。
9.如权利要求7所述的封装结构，其特征为，该结构还包括表面处理层，其形成于该焊垫、第一电性连接垫与第二电性连接垫的外露表面上。
10.如权利要求1所述的封装结构，其特征为，形成该封装体的材质为模压树脂、预浸材或感光型介电材料。
11.一种封装结构的制法，包括：
提供一具有相对的顶面与底面的离型件；
于该离型件的顶面上形成多个第一电性连接垫与第二电性连接垫；
设置半导体元件于该第一电性连接垫上，使该半导体元件电性连接该第一电性连接垫，于各该第二电性连接垫上形成具有相对的第一端与第二端的导电元件，并于该离型件的顶面上形成具有相对的第一表面及第二表面的封装体，以包覆该半导体元件与导电元件，其中，多个该第一电性连接垫与第二电性连接垫外露于该封装体的第一表面，多个该导电元件的第二端外露于该封装体的第二表面；以及
移除该离型件。
12.一种封装结构的制法，包括：
提供一具有相对的顶面与底面的离型件；
于该离型件的顶面上形成外露部分该顶面的图案化的第一介电层；
于外露的该离型件的部分顶面上形成多个第一电性连接垫与第二电性连接垫；以及
设置半导体元件于该第一电性连接垫上，使该半导体元件电性连接该第一电性连接垫，于各该第二电性连接垫上形成具有相对的第一端与第二端的导电元件，并于该第一介电层上形成第二介电层，且令该导电元件与该半导体元件嵌埋于该第二介电层之中，以通过该第一介电层与第二介电层构成封装体，该封装体的第一表面位于该第一介电层侧，而该封装体的第二表面位于该第二介电层侧。
13.如权利要求12所述的封装结构的制法，其特征为，形成该多个导电元件与第二介电层的步骤包括：
于该第一介电层上形成该第二介电层；
形成多个贯穿该第二介电层的贯孔，以外露出该等第二电性连接垫；以及
于该等贯孔中形成该导电元件。
14.如权利要求13所述的封装结构的制法，其特征为，该贯孔以激光钻孔、机械钻孔或曝光显影方式形成。
15.如权利要求12所述的封装结构的制法，其特征为，形成该多个导电元件与第二介电层的步骤包括：
于该第二电性连接垫上形成该导电元件；以及
于该第一介电层上形成包覆该导电元件的第二介电层。
16.如权利要求11或12所述的封装结构的制法，其特征为，该导电元件为焊球或金属柱。
17.如权利要求15所述的封装结构的制法，其特征为，于形成该第二介电层之后，还包括移除部分厚度的该第二介电层，以使该导电元件的第二端外露于该封装体的第二表面。
18.如权利要求11或12所述的封装结构的制法，其特征为，于形成该封装体之后，还包括于该封装体的第二表面形成绝缘层，该绝缘层具有多个外露出该导电元件的第二端的第一开口。
19.如权利要求11或12所述的封装结构的制法，其特征为，于形成该封装体之后，还包括于该导电元件的第二端上形成焊垫。
20.如权利要求19所述的封装结构的制法，其特征为，该焊垫由形成于该导电元件的第二端上的导电层与形成于该导电层上的金属层所构成。
21.如权利要求19所述的封装结构的制法，其特征为，于形成该焊垫之后，还包括于该焊垫、第一电性连接垫与第二电性连接垫的外露表面上形成表面处理层。
22.如权利要求11或12所述的封装结构的制法，其特征为，于移除该离型件之后，还包括于该封装体的第一表面设置堆迭件，该堆迭件与该第一电性连接垫与第二电性连接垫电性连接。
23.如权利要求22所述的封装结构的制法，其特征为，设置该堆迭件的步骤包括：
于该封装体的第一表面设置电子元件，该电子元件电性连接该第一电性连接垫与第二电性连接垫；以及
于该封装体的第一表面形成封装胶体，令该电子元件嵌埋于该封装胶体中。
24.如权利要求22所述的封装结构的制法，其特征为，该堆迭件为基板、半导体晶片、中介板、经封装或未经封装的半导体元件。
25.如权利要求11或12所述的封装结构的制法，其特征为，该半导体元件为主动元件或被动元件。
26.如权利要求11或12所述的封装结构的制法，其特征为，形成该封装体的材质为模压树脂、预浸材或感光型介电材料。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107359141A (zh) * 2016-05-10 2017-11-17 矽品精密工业股份有限公司 电子封装件及其制法
WO2021196394A1 (zh) * 2020-04-02 2021-10-07 华天科技（昆山）电子有限公司 芯片内系统集成封装结构及其制作方法、立体堆叠器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021131099A1 (de) * 2021-11-26 2023-06-01 Rolls-Royce Deutschland Ltd & Co Kg Leiterplattenanordnung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271874A (zh) * 2008-05-12 2008-09-24 日月光半导体制造股份有限公司 一种具有抑制噪声功能的半导体元件及其制造方法
TWM455256U (zh) * 2012-12-03 2013-06-11 Unimicron Technology Corp 封裝結構
CN103489792A (zh) * 2013-08-06 2014-01-01 江苏长电科技股份有限公司 先封后蚀三维系统级芯片倒装封装结构及工艺方法
US20140110841A1 (en) * 2012-10-19 2014-04-24 Infineon Technologies Ag Semiconductor Packages with Integrated Antenna and Methods of Forming Thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103101875A (zh) * 2011-11-11 2013-05-15 精材科技股份有限公司 半导体封装件及其制法
TWI493682B (zh) * 2012-01-13 2015-07-21 Dawning Leading Technology Inc 內嵌封裝體之封裝模組及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271874A (zh) * 2008-05-12 2008-09-24 日月光半导体制造股份有限公司 一种具有抑制噪声功能的半导体元件及其制造方法
US20140110841A1 (en) * 2012-10-19 2014-04-24 Infineon Technologies Ag Semiconductor Packages with Integrated Antenna and Methods of Forming Thereof
TWM455256U (zh) * 2012-12-03 2013-06-11 Unimicron Technology Corp 封裝結構
CN103489792A (zh) * 2013-08-06 2014-01-01 江苏长电科技股份有限公司 先封后蚀三维系统级芯片倒装封装结构及工艺方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107359141A (zh) * 2016-05-10 2017-11-17 矽品精密工业股份有限公司 电子封装件及其制法
WO2021196394A1 (zh) * 2020-04-02 2021-10-07 华天科技（昆山）电子有限公司 芯片内系统集成封装结构及其制作方法、立体堆叠器件

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