CN107359141A - 电子封装件及其制法 - Google Patents

电子封装件及其制法 Download PDF

Info

Publication number
CN107359141A
CN107359141A CN201610347641.3A CN201610347641A CN107359141A CN 107359141 A CN107359141 A CN 107359141A CN 201610347641 A CN201610347641 A CN 201610347641A CN 107359141 A CN107359141 A CN 107359141A
Authority
CN
China
Prior art keywords
supporting lug
packing piece
package substrate
electronic packing
electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610347641.3A
Other languages
English (en)
Inventor
赖昶存
符毅民
王愉博
王隆源
江政嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN107359141A publication Critical patent/CN107359141A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种电子封装件及其制法，包括：封装基板、设于该封装基板不同侧的电子元件与支撑凸块、以及包覆该电子元件与该支撑凸块的封装层，以通过该支撑凸块及封装层的设计，而防止该封装基板于热循环时发生翘曲。

Description

电子封装件及其制法
技术领域
本发明涉及一种封装结构，尤指一种电子封装件及其制法。
背景技术
随着电子产业的蓬勃发展，许多高阶电子产品都逐渐朝往轻、薄、短、小等高集积度方向发展，且随着封装技术的演进，芯片的封装技术也越来越多样化，半导体封装结构的尺寸或体积也随之不断缩小，藉以使该半导体封装结构达到轻薄短小的目的。
图1为悉知封装结构1的剖面示意图。如图1所示，该封装结构1包括：一封装基板10、一结合于该封装基板10上的半导体芯片11、以及用以包覆该半导体芯片11的封装胶体13。
然而，悉知封装结构1于封装过程中，该封装基板10为整版面(即量产尺寸)，且该封装基板10仅于一侧上设置该半导体芯片11，故于形成封装胶体13时，该封装基板10因与该封装胶体13热膨胀系数(Coefficient of thermal expansion，简称CTE)不匹配(mismatch)而容易发生热应力不均匀的情况，致使热循环(thermal cycle)时该封装基板10产生翘曲(warpage)，进而导致发生植球(即封装基板10下侧的焊球14)掉落、焊球14不沾锡(non-wetting)或该封装基板10裂开等问题。
此外，翘曲的情况也会造成该半导体芯片11发生碎裂，致使产品良率降低。
因此，如何克服上述悉知技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述悉知技术的缺失，本发明提供一种电子封装件及其制法，以防止该封装基板于热循环时发生翘曲。
本发明的电子封装件，包括：封装基板，其具有相对的第一表面与第二表面；至少一电子元件，其设于该封装基板的第一表面上；至少一支撑凸块，其形成于该封装基板的第二表面上；以及封装层，其形成于该封装基板的第一表面与第二表面上，以包覆该电子元件与该支撑凸块，且令该支撑凸块的部分表面外露于该封装层。
本发明还提供一种电子封装件的制法，其包括：提供一具有相对的第一表面与第二表面的封装基板；设置至少一电子元件于该封装基板的第一表面上，且形成至少一支撑凸块于该封装基板的第二表面上；以及形成封装层于该封装基板的第一表面与第二表面上，以包覆该电子元件与该支撑凸块，且令该支撑凸块的部分表面外露于该封装层。
前述的电子封装件及其制法中，该支撑凸块为金属凸块。
前述的电子封装件及其制法中，该支撑凸块电性连接该封装基板。
前述的电子封装件及其制法中，该支撑凸块还设于该封装基板的第一表面上的封装层中。
前述的电子封装件及其制法中，该电子元件还设于该封装基板的第二表面上。
前述的电子封装件及其制法中，该支撑凸块的外露部分表面齐平该封装层的表面。
前述的电子封装件及其制法中，该支撑凸块的外露部分表面凸出该封装层的表面。
前述的电子封装件及其制法中，该封装层先覆盖该支撑凸块，再于该封装层中形成有至少一用以外露该支撑凸块的部分表面的开孔。
前述的电子封装件及其制法中，还包括形成多个导电元件于该封装层上并电性连接该支撑凸块。该支撑凸块的材质与该导电元件的材质为相同或不同。
由上可知，本发明的电子封装件及其制法中，主要通过该电子元件与该支撑凸块分别设于该封装基板的第一表面与第二表面上，并于该封装基板的第一表面与第二表面上形成封装层，以平衡该封装基板的应力分布，故于热循环时，能防止该封装基板翘曲，因而能避免该封装基板发生植球掉落或裂开等问题，且能避免该电子元件发生碎裂。
附图说明
图1为悉知封装结构的剖面示意图；
图2A至图2C为本发明的电子封装件的制法的剖面示意图；
图2A’及图2A”为对应图2A的其它不同实施例的剖面示意图；
图2C’及图2C”为对应图2C的其它不同实施例的剖面示意图；
图3A及图3B为对应图2B的其它不同实施例的局部放大图；以及
图3B’为对应图3B的另一实施例的剖面示意图。
符号说明
1 封装结构
10 封装基板
11 半导体芯片
13 封装胶体
14 焊球
2,2’,2” 电子封装件
20 封装基板
20a 第一表面
20b 第二表面
21,21’ 电子元件
22,22’,22” 支撑凸块
22a,22a” 端面
23,33 封装层
23a,23b,33a 表面
24 导电元件
330 开孔。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。本发明也可通过其他不同的具体实例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如「上」、「下」、「第一」、「第二」等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
请参阅图2A至图2C为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，提供一具有相对的第一表面20a与第二表面20b的封装基板20，再设置多个电子元件21,21’于该封装基板20的第一表面20a上，且形成多个支撑凸块22于该封装基板20的第二表面20b上。
于本实施例中，该封装基板20例如为陶瓷板材、绝缘板、金属板或有机板材，即一般封装基板，且具有至少一线路层(图未示)。
此外，该电子元件21,21’为主动元件、被动元件或其二者组合，其中，该主动元件(如电子元件21)为例如半导体芯片，而该被动元件(如电子元件21’)为例如电阻、电容及电感。
又，该支撑凸块22为金属凸块，例如，图2A所示的支撑凸块22为铜凸块、或图2A’所示的支撑凸块22’含有焊锡材料。选择性地，该导电凸块22,22’可电性连接该封装基板20。
另外，如图2A”所示，该支撑凸块22”也可形成于该封装基板20的第一表面20a上。应可理解地，该电子元件21,21’也可设于该封装基板20的第二表面20b上。
如图2B所示，接续图2A的制程，形成一封装层23于该封装基板20的第一表面20a与第二表面20b上，以包覆该些电子元件21,21’与该些支撑凸块22，且令该些支撑凸块22的端面22a外露于该封装层23。
于本实施例中，形成该封装层23的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(expoxy)或封装材。
此外，该支撑凸块22的端面22a齐平该封装层23的表面23a，以令该些支撑凸块22的端面22a外露于该封装层23的表面23a。或者，于其它实施例中，如图3A所示，该些支撑凸块22的端面22a凸出该封装层33的表面33a，以令该些支撑凸块22的端面22a外露于该封装层33的表面33a。抑或，如图3B及图3B’所示，该封装层33先覆盖该些支撑凸块22,22’，再以如激光的钻孔方式形成开孔330，使该封装层33具有多个用以外露该些支撑凸块22,22’的开孔330。
如图2C所示，形成多个导电元件24于该封装层23上并电性连接该些支撑元件22。
于本实施例中，该导电元件24含有焊锡材料，故该支撑凸块22的材质与该导电元件24的材质为不相同。
此外，如图2C’所示，若接续图2A’所示的制程，将得到另一种电子封装件2’，其中该支撑凸块22’的材质与该导电元件24的材质相同。
又，如图2C”所示，若接续图2A”所示的制程，将得到另一种电子封装件2”，其中该第一表面20a上的支撑凸块22”的端面22a”外露于该封装层23的表面23b，以供结合如另一电子封装件或芯片的电子装置(图略)。应可理解地，该第一表面20a上的支撑凸块22”的外露方式可参考图2B、图3A及图3B所示的方式。
本发明的电子封装件2,2’,2”通过该支撑凸块22,22’与该封装层23的设计，以于该封装基板20的第一表面20a与第二表面20b上布设有电子元件21,21’与该支撑凸块22,22’，并于该封装基板20的第一表面20a与第二表面20b上形成该封装层23，而能平衡该封装基板20上、下侧所受的应力，故于热循环时，能防止该封装基板20翘曲，避免该封装基板20发生植球掉落或裂开等问题，且能避免该电子元件21,21’发生碎裂，进而提升产品良率。
本发明还提供一种电子封装件2,2’,2”，包括：一封装基板20、多个电子元件21,21’、多个支撑凸块22,22’,22”以及一封装层23,33。
所述的封装基板20具有相对的第一表面20a与第二表面20b。
所述的电子元件21,21’设于该封装基板20的第一表面20a上。
所述的支撑凸块22,22’形成于该封装基板20的第二表面20b上。
所述的封装层23,33形成于该封装基板20的第一表面20a与第二表面20b上，以包覆该电子元件21,21’与该支撑凸块22,22’，且令该支撑凸块22,22’的部分表面外露于该封装层23,33。
于一实施例中，该支撑凸块22,22’,22”为金属凸块。
于一实施例中，该支撑凸块22”还设于该封装基板20的第一表面20a上的封装层23中，且其端面22a”外露于该封装层23的表面23b。
于一实施例中，该电子元件21,21’还设于该封装基板20的第二表面20b上。
于一实施例中，该支撑凸块22的端面22a齐平该封装层23的表面23a。
于一实施例中，该支撑凸块22的端面22a凸出该封装层33的表面33a。
于一实施例中，该封装层33具有用以外露该些支撑凸块22,22’的开孔330。
于一实施例中，该电子元件2,2’,2”还包括多个导电元件24，其形成于该封装层23上并电性连接该些支撑凸块22,22’，其中，该支撑凸块22的材质与该导电元件24的材质为不相同，而该支撑凸块22’的材质与该导电元件24的材质为相同。
综上所述，本发明的电子封装件及其制法，主要通过该支撑凸块与封装层的设计，以防止该封装基板于热循环时发生翘曲，故能避免因封装基板翘曲而所衍生的问题。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种电子封装件，其特征为，该电子封装件包括：
封装基板，其具有相对的第一表面与第二表面；
至少一电子元件，其设于该封装基板的第一表面上；
至少一支撑凸块，其形成于该封装基板的第二表面上；以及
封装层，其形成于该封装基板的第一表面与第二表面上，以包覆该电子元件与该支撑凸块，且令该支撑凸块的部分表面外露于该封装层。
2.如权利要求1所述的电子封装件，其特征为，该支撑凸块为金属凸块。
3.如权利要求1所述的电子封装件，其特征为，该支撑凸块电性连接该封装基板。
4.如权利要求1所述的电子封装件，其特征为，该支撑凸块还形成于该封装基板的第一表面上。
5.如权利要求1所述的电子封装件，其特征为，该电子元件还设于该封装基板的第二表面上。
6.如权利要求1所述的电子封装件，其特征为，该支撑凸块的外露部分表面齐平该封装层的表面。
7.如权利要求1所述的电子封装件，其特征为，该支撑凸块的外露部分表面凸出该封装层的表面。
8.如权利要求1所述的电子封装件，其特征为，该封装层形成有外露该支撑凸块的部分表面的开孔。
9.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括多个导电元件，其形成于该封装层上并电性连接该支撑凸块。
10.如权利要求9所述的电子封装件，其特征为，该支撑凸块的材质与该导电元件的材质为相同或不同。
11.一种电子封装件的制法，其特征为，该制法包括：
提供一具有相对的第一表面与第二表面的封装基板；
设置至少一电子元件于该封装基板的第一表面上，且形成至少一支撑凸块于该封装基板的第二表面上；以及
形成封装层于该封装基板的第一表面与第二表面上，以包覆该电子元件与该支撑凸块，且令该支撑凸块的部分表面外露于该封装层。
12.如权利要求11所述的电子封装件的制法，其特征为，该支撑凸块为金属凸块。
13.如权利要求11所述的电子封装件的制法，其特征为，该支撑凸块电性连接该封装基板。
14.如权利要求11所述的电子封装件的制法，其特征为，该支撑凸块还设于该封装基板的第一表面上。
15.如权利要求11所述的电子封装件的制法，其特征为，该电子元件还设于该封装基板的第二表面上。
16.如权利要求11所述的电子封装件的制法，其特征为，该支撑凸块的外露部分表面齐平该封装层的表面。
17.如权利要求11所述的电子封装件的制法，其特征为，该支撑凸块的外露部分表面凸出该封装层的表面。
18.如权利要求11所述的电子封装件的制法，其特征为，该封装层先覆盖该支撑凸块，再于该封装层中形成有至少一用以外露该支撑凸块的部分表面的开孔。
19.如权利要求11所述的电子封装件的制法，其特征为,该制法还包括形成多个导电元件于该封装层上并电性连接该支撑凸块。
20.如权利要求19所述的电子封装件的制法，其特征为，该支撑凸块的材质与该导电元件的材质为相同或不同。
CN201610347641.3A 2016-05-10 2016-05-23 电子封装件及其制法 Pending CN107359141A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW105114384 2016-05-10
TW105114384A TWI612590B (zh) 2016-05-10 2016-05-10 電子封裝件及其製法

Publications (1)

Publication Number Publication Date
CN107359141A true CN107359141A (zh) 2017-11-17

Family

ID=60270746

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610347641.3A Pending CN107359141A (zh) 2016-05-10 2016-05-23 电子封装件及其制法

Country Status (2)

Country Link
CN (1) CN107359141A (zh)
TW (1) TWI612590B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463176A (zh) * 2019-01-22 2020-07-28 矽品精密工业股份有限公司 电子封装件及其制法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202585401U (zh) * 2012-01-19 2012-12-05 日月光半导体制造股份有限公司 半导体封装构造
CN105428326A (zh) * 2014-09-17 2016-03-23 矽品精密工业股份有限公司 封装结构及其制法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8531021B2 (en) * 2011-01-27 2013-09-10 Unimicron Technology Corporation Package stack device and fabrication method thereof
TWI529876B (zh) * 2013-11-29 2016-04-11 矽品精密工業股份有限公司 封裝堆疊結構及其製法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202585401U (zh) * 2012-01-19 2012-12-05 日月光半导体制造股份有限公司 半导体封装构造
CN105428326A (zh) * 2014-09-17 2016-03-23 矽品精密工业股份有限公司 封装结构及其制法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463176A (zh) * 2019-01-22 2020-07-28 矽品精密工业股份有限公司 电子封装件及其制法

Also Published As

Publication number Publication date
TWI612590B (zh) 2018-01-21
TW201740473A (zh) 2017-11-16

Similar Documents

Publication Publication Date Title
TWI734917B (zh) 包含雙面重佈層之堆疊半導體封裝組件
US12009343B1 (en) Stackable package and method
CN106920778B (zh) 电子封装件及封装用的基板
US7838967B2 (en) Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
TW586201B (en) Semiconductor device and the manufacturing method thereof
US11515229B2 (en) Semiconductor package and manufacturing method thereof
TW201735305A (zh) 封裝結構、電子設備及封裝方法
CN110233112A (zh) 电子封装件及其制法
TW201911508A (zh) 電子封裝件
CN107785344A (zh) 电子封装件及其制法
CN108630646A (zh) 电子封装件及其基板构造
WO2020125155A1 (zh) 芯片的扇出型封装结构和封装方法
CN108140632A (zh) 一种芯片
CN108987355B (zh) 电子封装件及其制法
KR20100137183A (ko) 반도체 패키지의 제조 방법 및 이에 의해 제조된 반도체 패키지
CN108074905A (zh) 电子装置及其制法与基板结构
TWI639216B (zh) 埋入式基板封裝結構
TW201705423A (zh) 承載體、封裝基板、電子封裝件及其製法
CN108807331A (zh) 电子封装件及其制法
CN107123631A (zh) 电子封装件及其半导体基板与制法
CN103050449A (zh) 封装件及其制法
CN107359141A (zh) 电子封装件及其制法
KR20140045461A (ko) 집적회로 패키지
TW201143018A (en) A three dimensional chip stacking electronic package with bonding wires
CN108447829A (zh) 封装结构及其制法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20171117