次に、図面を参照して、本発
明に係る配線基板の製造方法を、第1乃至第4の実施例及び参考例により、説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
(第1の実施例)
図1に示すように、本発明の第1の実施例に係る半導体装置は、配線基板1上に半導体素子2が取り付けられたCSP構造で構成されている。
配線基板1は、配線領域101及び半導体素子搭載領域102とを有し、配線領域101に第1主表面(図1中上側)から第2主表面(図1中下側)に通じる接続孔11を有する絶縁性基材10と、接続孔11内において絶縁性基材10の第2主表面に達しないように埋め込まれた埋込導体12と、絶縁性基材10の第1主表面において接続孔11内の埋込導体12に一端が電気的に接続され、他端が半導体素子搭載領域102まで伸延された配線層14とを備えている。図2に示すように、配線領域101は、半導体素子搭載領域102を取り囲むように、平面上配置されている。即ち、配線領域101は配線基板1の周辺部分の領域であり、半導体素子搭載領域102は配線基板1の中央部分の領域である。そして、第1の実施例に係る半導体装置は、半導体素子搭載領域102に半導体素子2を搭載する。即ち、半導体素子2は、半導体素子搭載領域102において、配線層14に接続されている。
絶縁性基材10は、絶縁性を有する配線基板1の基材(母材)である。必ずしもこのような形状に限定されるものではないが、図2に示すように、絶縁性基材10の平面形状は、基本的には半導体素子2の平面形状に相似する方形状で構成されている。この絶縁性基材10には例えば絶縁性樹脂を実用的に使用することができる。
接続孔11は、その内部に埋設された埋込導体12により、配線基板1の第1主表面の配線層14と、配線基板1の第2主表面側の図示しない他のデバイス例えば別の配線基板1(後述する図19参照。)との間を電気的に接続するための接続孔として少なくとも使用されている。必ずしもこのような形状に限定されるものではないが、図2に示すように、接続孔11の平面形状(開口形状)は円形で構成されている。なお、接続孔11の平面形状としては、矩形(方形)形状、5角形以上の多角形の形状等も使用することができる。更に、接続孔11内において絶縁性基材10の第2主表面に達しないように第1主表面部分に埋込導体12が配設されているので、接続孔11は、その内壁面と、配線基板1の第2主表面から第1主表面側に向かって底上げされた埋込導体12の第1主表面とで凹型形状の空隙部(位置決め部)110を構成するようになっている。この空隙部(位置決め部)110は、配線基板1(第1の配線基板1a)と別の配線基板(第2の配線基板1b)とを多段に積み上げるための位置決め用空間として使用できる(図19参照)。
埋込導体12は、配線基板1の第2主表面側に配設される他の配線基板に電気的に接続するための電極(端子)としての機能を備え、かつ配線基板1の配線層14と他の配線基板との間を電気的に接続するための接続孔配線(スルーホール配線又はビア配線)としての機能を備えている。そして、この埋込導体12は、更に配線基板1の第1主表面において配線層14(特に端子部14A)の膜厚を補い機械的強度を高め、配線基板1の第2主表面において他の配線基板と積層するための位置決め部110としての凹部形状を形成するようになっている。即ち、埋込導体12は、基本的には絶縁性基材10の厚さよりも薄い膜厚で形成されており、機械的強度を高める上で配線層14の膜厚よりも厚い膜厚で形成することが好ましい。埋込導体12には、導電性に優れた、例えば50μm〜60μm、好ましくは55μmの膜厚の銅(Cu)薄膜又は適度な添加物を含む銅合金薄膜を使用することができる。
配線層14は、一端側に膜厚が薄い端子部14A及び端子部14Aから引き出された配線部14Bを有しており、他端側に端子部14A及び配線部14Bに比べて膜厚が厚い突起状の電極部14Cを有している。これらの端子部14A、配線部14B及び電極部14Cは一体として、同一導電性材料で形成されている。端子部14A及び配線部14Bは配線基板1の配線領域101に配設されている。配線領域101は半導体素子搭載領域102まで伸延され、電極部14Cは、この半導体素子搭載領域102に配設されている。端子部14Aは、埋込導体12に電気的に接続されている。配線部14Bは端子部14Aと電極部14Cとの間の電気的な接続を行うようになっている。電極部14Cは、半導体素子(半導体チップ)2の素子形成面側(図1中下側)に配設されたボンディングパッド20との間の電気的な接続を行うようになっている。
半導体素子2は、本発明の第1の実施例において、シリコン(Si)単結晶基板(シリコン単結晶チップ)の表面部に、能動素子、受動素子等を集積回路化した半導体チップである。図1においては、この半導体素子(半導体チップ)2は、ベアチップであり、樹脂封止体等で全体的にモールドされていない状態と9して示している。この半導体素子(ベアチップ)2の表面には複数のボンディングパッド20が配設されている。これらの複数のボンディングパッド20は、能動素子、受動素子等からなる集積回路と配線層14の電極部14Cとの間を電気的に接続するために用いられる。
具体的には、複数のボンディングパッド20は、例えば、半導体素子(半導体チップ)2の素子形成面に形成された1×1018cm−3〜1×1021cm−3程度のドナー若しくはアクセプタがドープされた複数の高不純物密度領域(ソース領域/ドレイン領域、若しくはエミッタ領域/コレクタ領域等)等にそれぞれ、接続されている。そして、この複数の高不純物密度領域にオーミック接触するように、アルミニウム(Al)、若しくはアルミニウム合金(Al−Si,Al−Cu−Si)等の金属から成る複数の電極層が形成されている。そしてこの複数の電極層の上部には、酸化膜(SiO2)、PSG膜、BPSG膜、窒化膜(Si3N4)、或いはポリイミド膜等から成るパッシベーション膜が形成されている。そして、パッシベーション膜の一部に複数の電極層を露出するように複数の開口部(窓部)を設け、複数のボンディングパッド20を構成している。或いは、複数の電極層と金属配線で接続された他の金属パターンとして、複数のボンディングパッド20を形成してもかまわない。又、MOSFET等であれば、ポリシリコンゲート電極にアルミニウム(Al)、若しくはアルミニウム合金(Al−Si,Al−Cu−Si)等の金属からなる複数のボンディングパッド20を形成することが可能である。或いは、複数のポリシリコンゲート電極に接続されたゲート配線等の複数の信号線を介して、他の複数のボンディングパッド20を設けても良い。ポリシリコンから成るゲート電極の代わりに、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、これらのシリサイド(WSi2,TiSi2,MoSi2)等、或いはこれらのシリサイドを用いたポリサイド等から成るゲート電極でもかまわない。そして、図1に示すように、半導体素子2は、集積回路が配設された表面部を下側に向けたフェイスダウン(フリップチップ)方式で配線基板1の表面上に取り付けられている(実装されている)。フリップチップ構造の場合は、これらのボンディングパッド20は、必ずしも、半導体素子(半導体チップ)2の周辺部に配置されている必要はない。配線層14には、埋込導体12と同様に、導電性に優れた、最も膜厚が厚い電極部14Cにおいて例えば30μm〜40μm、好ましくは35μmの膜厚の銅薄膜等を使用することができる。
図2に示すように、本発明の第1の実施例において、複数の電極部14Cの平面サイズは、ストライプ形状の複数の配線部14Bの幅寸法よりも小さく設定されている。このようにして、この配線基板1は、半導体素子2の多数のボンディングパッド20を、多端子狭ピッチのエリアアレイ型配置する場合に有効である。
なお、接続孔11内において埋込導体12と配線層14の端子部14Aとの間には、導電性を有し、少なくとも埋込導体12(及び配線層14)との間に適度なエッチング選択比を有するエッチングストッパ層13が配設されている。
このエッチングストッパ層13には、例えば0.1μm〜0.3μm、好ましくは0.2μmの膜厚のニッケル(Ni)薄膜等を使用することができる。
半導体素子2の取付には、例えば複数のボンディングパッド20と複数の電極部4Cとの間で電気的な導通を行うことができ、それ以外の領域においては絶縁性を確保した状態で接着することができる異方性導電材3が使用されている。異方性導電材3は、ウレタン樹脂やエポキシ樹脂等の絶縁性樹脂の中に、金(Au)、銀(Ag)、ニッケル(Ni)、或いはチタン・ニッケル合金(Ti−Ni)等の金属粉末を分散させた材料より構成されている。異方性導電材3は、応力の印加された場所のみが導電性を有する異方性を有するので、複数の電極部4Cの近傍のみが導電性を有する。
以上説明したように、本発明の第1の実施例に係る配線基板1においては、配線層14の配線領域101に位置する端子部14Aの膜厚を接続孔11内に埋め込まれた埋込導体12で補うことができる(見かけ上の膜厚を増加することができる)ので、端子部14Aの機械的強度を高め、この領域における破損、特に基板間接続部6との間の破損を防止することができる。更に、端子部14Aの膜厚は上記のように埋込導体12で補われているので、配線層14の配線領域101に位置する端子部14A並びに配線部14Bの膜厚を薄膜化することができ、端子部14A並びに配線部14B等の微細化又は配線部14Bの多端子化を実現することができる。
更に、本発明の第1の実施例に係る配線基板1において、配線層14の一端側(配線領域101)に膜厚が薄い端子部14A並びに配線部14Bを備えたので、端子部14A並びに配線部14Bの狭ピッチ化及び端子部14Aの多端子化を実現することができ、配線基板1の小型化を実現することができる。更に、配線層14の他端側(半導体素子搭載領域102)の膜厚を厚くした電極部14Cを備えたので、電極部14Cに例えば半導体素子(ベアチップ)2のボンディングパッド20をフェイスダウンボンディング方式により直接的に接続することができる。即ち、電極部14Cとボンディングパッド20との間の電気的な接続に、半導体素子2の表面、側面及び裏面に沿って迂回するような接続経路をなくすことができるので、半導体素子2のサイズの範囲内で双方の接続が行え、配線基板1の小型化を実現することができる。
更に、本発明の第1の実施例に係る半導体装置においては、上記配線基板1で得られる効果と同様に、配線基板1の配線層14の配線領域101に位置する端子部14Aの破損を防止することができ、配線層14の配線領域101の膜厚を薄膜化して端子部14A、配線部14B等の微細化又は端子部14Aの多端子化を実現することができ、複雑な構造にすることなく位置決め部110を形成することができる。従って、図19に示すような三次元実装構造に好適な半導体装置を実現することができる。図19は、本発明の三次元実装構造を有する半導体装置の概略を示す模式的な断面図で、図1に示す半導体装置を、基板間接続部材6を介して積層した構造に対応する。
即ち、図19において、下層の第1の配線基板1aは、配線領域101a及び半導体素子搭載領域102aとを有し、配線領域101aに第1主表面から第2主表面に通じる第1の接続孔11aを有する第1の絶縁性基材10aと、第1の接続孔11a内に埋め込まれた第1の埋込導体12aと、第1の絶縁性基材10aの第1主表面において第1の埋込導体12aに一端が電気的に接続され、他端が半導体素子搭載領域102aまで配設された第1の配線層14aとを備えている。そして、下層の第1の半導体素子2aは、第1の配線層14aの半導体素子搭載領域102aに接続されている。
そして、第1の配線基板1aの配線領域101aには、基板間接続部材6が配置され、この基板間接続部材6に、第2の配線基板1bの第2の埋込導体12bが電気的に接続されている。基板間接続部材6としては、半田ボール、金(Au)バンプ、銀(Ag)バンプ、銅(Cu)バンプ、ニッケル/金(Ni−Au)バンプ、或いはニッケル/金/インジウム(Ni−Au−In)バンプ等が使用可能である。半田ボールとしては、直径100μm乃至250μm、高さ50μm乃至200μmの錫(Sn):鉛(Pb)=6:4の共晶半田等が使用可能である。或いは、Sn:Pb=5:95等他の組成の半田でも良い。
この上層の第2の配線基板1bは、下層の第1の配線基板1aと基本的に同一構造である。即ち、第2の配線基板1bも、配線領域101b及び半導体素子搭載領域102bとを有している。そして、第2の絶縁性基材10bの配線領域101bにおいて、第1主表面から第2主表面に通じる第2の接続孔11bが形成されている。この第2の接続孔11b内には、第2の埋込導体12bが埋め込まれている。製造工程を、後述するが、第2の接続孔11bの底部近傍の空隙部が、位置決め部110bとなり、この位置決め部110bの内部に、基板間接続部材6が入り込むので、自動的に上下の第1の配線基板1aと第2の配線基板1b間の位置決めを行うことができる。第2の埋込導体12bは、第2の絶縁性基材10bの第1主表面において第2の配線層14bに接続されている。この第2の配線層14bの他端は、半導体素子搭載領域102bまで延長形成されている。そして、第2の半導体素子2bは、第2の配線層14bの半導体素子搭載領域102bに形成された電極部4Cにおいて、第2の配線層14bに接続されている。
第1の半導体素子2a及び第2の半導体素子2bの取付には、それぞれのボンディングパッド20a、20bと第1の配線層14a,第2の配線層14bとの間で電気的な導通を行うことができる異方性導電材3a,3bが使用されている。
図19は、2枚の第1の配線基板1a,第2の配線基板1bを積層した構造を、例示したが、更に、第3の配線基板,・・・・・等を多段に積み上げた三次元実装構造の半導体装置を構成できることは勿論である。このように、本発明の第1の実施例に係る半導体装置によれば、基板間接続部材6を用いることにより、それぞれ第1の半導体素子2a,第2の半導体素子2b,第3の半導体素子・・・・・を有する複数の(多数の)第1の配線基板1a,第2の配線基板1b,第3の配線基板・・・・・を基板間接続部材6により基板厚さ方向に複数積層をすることができるので、高実装密度化を図ることができる三次元実装構造を実現することができる。又、図19に示すような、三次元実装構造の構築に必要な位置決め部110(110b)を、接続孔11(11b)を利用し、接続孔11内の表面部分にのみ埋込導体12を配設し、第2主表面側には埋込導体12(12b)の空隙部を設けることにより生成した凹部で形成することができる。従って、特に部品点数を増加することなく、又、複雑な構造にすることなく、位置決め部110(110b)を形成することができる。
[配線基板1の製造方法]
次に、本発明の第1の実施例に係る配線基板1の製造方法を、図3乃至図15を使用して説明する。
(イ)図3に示すように、配線領域101及びこの配線領域101とは異なる半導体素子搭載領域102を含む範囲において、裏面導体層120上にエッチングストッパ層13を介在させて表面導体層140を形成し、裏面導体層120、エッチングストッパ層13及び表面導体層140の3層の金属積層体を準備する。裏面導体層120は埋込導体12を形成するためのものであり、この裏面導体層120には例えば、50μm〜80μm、好ましくは65μm程度の膜厚の銅薄膜等を使用することができる。表面導体層140は配線層14、即ち端子部14A、配線部14B及び電極部14Cを形成するためのものであり、表面導体層140には例えば、30μm〜40μm、好ましくは35μmの膜厚の銅薄膜等を使用することができる。そして、このエッチングストッパ層13には、例えば0.1μm〜0.3μm、好ましくは0.2μmの膜厚のニッケル(Ni)薄膜を使用すれば良い。
(ロ)裏面導体層120の表面(図3中、裏面導体層120の下面)上にレジスト膜が塗布され、このレジスト膜に露光処理及び現像処理を行い、レジスト膜でエッチングマスク(図示しない。)が作成される。このエッチングマスクは、ポジティブタイプのレジスト膜の場合、裏面導体層120の配線領域101の接続孔11の形成予定領域を覆うようになっており、それ以外の領域は覆われていない。このレジスト膜からなるエッチングマスクを使用し、半導体素子搭載領域102において裏面導体層120をエッチングにより取り除き、図4に示すように配線領域101において残存する裏面導体層120から複数の柱状(突起状)の埋込導体(突起電極)12を形成する。この埋込導体12の形成に際して、裏面導体層120の半導体素子搭載領域102のエッチング量はエッチングストッパ層13により制御され、エッチングストッパ層13との界面において裏面導体層120の半導体素子搭載領域102を確実に取り除くことができる。埋込導体12の形成後、エッチングマスクを除去する(レジスト膜が剥離される)。
(ハ)埋込導体12をエッチングマスクとして使用し、図5に示すようにエッチングストッパ層13の半導体素子搭載領域102をエッチングにより取り除く。エッチングストッパ層13は、表面導体層140との間にエッチング選択比を有しているので、表面導体層140側にオーバエッチングすることなく、選択的に除去することができる。エッチングストッパ層13を除去した後に、粗化処理が行われる。この粗化処理においては、粗化処理液として例えば三菱ガス化学社製、商品名CPE−900を使用することができる。
(ニ)図6に示すように、埋込導体12側において、配線領域101及び半導体素子搭載領域102を含む範囲の絶縁性基材100及び平坦化部材16を準備する。絶縁性基材100には、例えばガラスフィラー不織布にエポキシ樹脂が含芯された日立化成工業株式会社製、商品名E679−P等の絶縁性樹脂を使用することができる。絶縁性基材100は、埋込導体12の膜厚よりも厚いものが使用され、その厚さは、例えば、51μm〜130μm程度に選ぶ。つまり、この絶縁性基材100の厚さは、埋込導体12の底部から絶縁性基材100の第2主表面との距離が1μm以上50μm以下であるように選ぶことが好ましい。又、平坦化部材16には、例えば18μmの膜厚を有する銅箔を実用的に使用することができ、この銅箔は粗化されていないシャイニー面と呼ばれる平滑な面を備えている。この平坦化部材16のシャイニー面が絶縁性基材100の表面に接触するように、平坦化部材16が取り付けられる。
(ホ)埋込導体12と平坦化部材16との間に絶縁性基材100を介在させ、図7に示すように平坦化部材16により埋込導体12側に絶縁性基材100を加圧する。この加圧により、平坦化部材16で絶縁性基材100の表面(図7中、下側表面)の平坦性が確保されつつ、埋込導体12上の絶縁性基材100の一部を周囲に押し出すことができる。このため、埋込導体12の周囲(半導体素子搭載領域102)を、絶縁性樹脂で覆うように絶縁性基材100を形成することができる。平坦化部材16のシャイニー面を絶縁性基材100の表面に接触させているので、埋込導体12上の絶縁性基材100は周囲にスムースに押し出すことができる。
(ヘ)この後、図8に示すように、平坦化部材16を取り除く。前述のように平坦化部材16のシャイニー面を絶縁性基材100の表面に接触させていたので、絶縁性基材100の表面から平坦化部材16をスムースに剥離することができる。図9は平坦化部材16を完全に取り除いた状態の絶縁性基材100を示している。即ち、図9においては、表面導体層140の裏面に接した第1主表面及びこの第1主表面に対向した第2主表面とを有し、埋込導体12の側壁に接して形成された絶縁性基材100が示されている。絶縁性基材100は、更に、埋込導体12の底面に接して形成されている。この結果、前述したように、底面と絶縁性基材100の第2主表面との距離tが、1μm以上50μm以下となる。1μm以上50μm以下の厚さに選定することにより、以下で説明する研磨工程等が容易になる。
(ト)図10に示すように、埋込導体12の表面が露出するまで絶縁性基材100の表面を研磨し、絶縁性基材100の絶縁性樹脂及びこの絶縁性樹脂に充填されたフィラーを取り除き、この研磨された絶縁性基材100から、埋込導体12の周囲を覆う絶縁性基材10を表面導体層140に形成することができる。
研磨は例えば以下のように行われる。まず、表面導体層140側に低温で溶融固化する接着材を塗布し、この接着材を固化した面を定盤に固定する。この定盤に対して平行度の高い回転盤上に研磨剤を所定量注入し、定盤を回転盤に向かって降下させる。14.7kPaの荷重を掛けた状態で回転盤を回転させ、約15分間、研磨を行う。このような条件下で埋込導体12の表面を露出させることができる。この結果、絶縁性基材10は、埋込導体12の底面を露出している。
(チ)その後、表面導体層140の表面(図11中、表面導体層140の上面)上にレジスト膜を塗布する。このレジスト膜に露光処理及び現像処理を行い、図11に示すようにレジスト膜からなるエッチングマスク145が作成される。このエッチングマスク145は、表面導体層140の半導体素子搭載領域102の電極部14Cの形成予定領域を覆うようになっており、それ以外の領域は覆われていない。レジスト膜には、例えば日立化成工業株式会社製、商品名レジストHi―RC、日本合成化学工業株式会社製、商品名レジスト401y25等を使用することができる。後者の401y25の場合においては、ロール温度110℃、ロール速度0.6m/minの条件でレジスト膜が塗布(ラミネート)される。露光処理においては、積算露光量約80mJ/cm2の露光条件で電極部14Cのパターン像が焼き付けられる。現像処理においては、炭酸ナトリウム溶液、又は水酸化テトラメチルアンモニウム溶液で現像が行われる。現像処理が終了した後には、エッチングマスク145に100mJ/cm2〜300mJ/cm2の露光量で後露光が行われ、エッチングマスク145の密着性を確実なものにすることができる。
(リ)このエッチングマスク145を使用し、表面導体層140の配線領域101を選択的に薄くするためのハーフエッチングを行う。これにより、図12に示すように、局部的に膜厚を薄くされた表面導体層141が、形成され、エッチングマスク145で覆われた表面導体層140の残留部分には膜厚が厚い電極部14Cが形成される。即ち、電極部14Cは表面導体層140の膜厚がそのまま引き継がれて、例えば35μmの厚い膜厚で形成され、選択的なハーフエッチングが行われた表面導体層141は、例えば10μm〜15μm程度の膜厚に薄くなる。ここで、埋込導体12の裏面(底部)上にはエッチングマスクが形成されていない。即ち、埋込導体12の裏面(底部)は、絶縁性基材10から露出した状態になっており、絶縁性基材10をエッチングマスクとして使用し、埋込導体12の膜厚方向の一部がエッチングにより同時に取り除かれる。この埋込導体12の裏面(底部)のエッチングにより、埋込導体12は接続孔11内において底上げされ、この接続孔11の内壁面と埋込導体12の裏面(底部)とで生成される凹形状の位置決め部110を形成することができる。上記ハーフエッチングには、例えば主成分が硫酸、過酸化水素からなる溶液がエッチング液として使用される。詳細には、三菱ガス化学社製化学研磨液、商品名SE−07、商品名CPE−750、商品名CPS、又はそれらの混合液をエッチング液として使用することができる。エッチング液の過酸化水素濃度は2.0g〜10.0g/100ml、銅濃度は3.0g〜10.0g/100mlに調整し、コンベアエッチング装置のシャワーリングにより液温度20℃〜35℃の範囲でハーフエッチングが行われる。ハーフエッチングの後、エッチングマスク145は除去される。このエッチングマスク145の除去は水酸化ナトリウム溶液、又は水酸化カリウム溶液で行われる。
(ヌ)そして、図13に示すように、表面側(図13中上側)において表面導体層141上にレジスト膜がラミネートされ、裏面側(図13中下側)においてレジスト膜147がラミネートされる。これらのレジスト膜は、表面側及び裏面側において同時にラミネートしても良く、又、別々にラミネートしても良い。表面側にラミネートされたレジスト膜に、所定のマスクを用いて、露光処理及び現像処理を行う。この結果、図13に示すように、表面側のレジスト膜からなるエッチングマスク146が作成される。このエッチングマスク146は、図2に示すように、表面導体層141の配線領域101に位置する端子部14A、及びストライプ形状の配線部14Bの形成予定領域と電極部14Cとを覆うような、特定のパターンになっており、それ以外の領域は覆われていない。裏面側にラミネートされたレジスト膜147にも同様に露光処理及び現像処理を行い、図13に示すように裏面側全面が覆われたエッチングマスク147が作成される。レジスト膜には、例えば日立化成工業株式会社製、商品名レジストHi―RC、日本合成化学工業株式会社製、商品名レジスト401y25等を使用することができる。レジスト膜は例えば110℃のロール温度でラミネートすることができる。ラミネート速度は、電極部14Cを形成したエッチングマスク145のレジスト膜のラミネート速度よりも遅く、例えば0.3m/minに設定され、膜厚が薄い表面導体層141と膜厚が厚い電極部14Cとの境界の段差部における気泡の巻き込みを減少させることができる。露光処理においては、積算露光量約80mJ/cm2の露光条件で端子部14A、配線部14B及び電極部14Cのパターン像が焼き付けられる。現像処理においては、炭酸ナトリウム溶液、又は水酸化テトラメチルアンモニウム溶液で現像が行われる。
(ル)その後、エッチングマスク146及び147を使用し、表面導体層141を、選択的にエッチングする。この結果、図14に示すように、エッチングマスク146以外の表面導体層141を取り除かれ、複数の端子部14A及び複数のストライプ形状の配線部14Bが形成される。この複数の端子部14A及び複数の配線部14Bを形成することにより、図2に示す平面形状のような、複数の端子部14A、複数の配線部14B及び複数の電極部14Cを有する配線層14を形成することができる。エッチングには、塩化第二鉄、塩化第二銅を主成分とするエッチング液、若しくはアルカリエッチング液、例えばメルストリップ社製、商品名Aプロセス液を使用することができる。
(ヲ)その後、図14に示すように、エッチングマスク146及び147が除去される。この除去には水酸化ナトリウム溶液、又は水酸化カリウム溶液を使用することができる。なお、エッチングマスク146及び147の除去後には、埋込導体12及び配線層14以外の露出表面上にソルダーレジスト膜を形成することが好ましい。ソルダーレジスト膜は、特に配線層14の配線部14Bの断線不良を防止することができ、又、後工程でめっき処理を行う場合には、めっき面積を減少することができる。ソルダーレジスト膜には、例えば、四国化成製、商品名レジストFCハードを実用的に使用することができ、レジストFCハードはスクリーン印刷で印刷された後に熱硬化させることでソルダーレジスト膜を形成することができる(本発明の第1の実施例に係る配線基板1においては、ソルダーレジスト膜は形成していない。)。
(カ)そして、図15に示すように、埋込導体12の表面上、配線層14の端子部14A上、配線部14B上及び電極部14C上にめっき層15を形成する。めっき層15にはニッケル(Ni)めっき、金(Au)めっき等を実用的に使用することができ、めっき層15は例えば無電解めっき法又は電解めっき法により形成することができる。
ここまでの工程が終了した段階で、本発明の第1の実施例に係る配線基板1を完成させることができる。
上記のような本発明の第1の実施例に係る配線基板1の製造方法においては、埋込導体12の一部を選択的に薄くする工程と、表面導体層140の配線領域101の一部を膜厚方向に除去して端子部14A並びに配線部14Bを形成する工程と、表面導体層140の半導体素子搭載領域102に電極部14Cを形成する工程(端子部14A並びに配線部14Bを有する配線層14を形成する工程)とを同一工程で行うことができる。従って、配線基板1の製造工程数を削減することができる。この配線基板1の製造工程数の削減に伴い、製造上の歩留まりを向上することができ、又、生産コスト、製品コスト等を減少することができる。更に、本発明の第1の実施例に係る配線基板1の製造方法においては、埋込導体12の周囲を被覆する絶縁性基材10をマスクとして埋込導体12の一部を膜厚方向に除去することができるので、このマスク(配線基板1の裏面側に形成される例えばレジスト膜)を形成する工程に相当する分、配線基板1の製造工程数を削減することができる。
更に、本発明の第1の実施例に係る配線基板1の製造方法においては、裏面導体層120と表面導体層140との間にエッチングストッパ層13を介在させることにより、裏面導体層120、表面導体層140のそれぞれを適正な膜厚で独立にパターニングすることができる。具体的には、微細化又は多端子化を実現するために配線層14の膜厚は薄く設定され、膜厚を稼ぐために埋込導体12の膜厚は厚く設定されるが、エッチングストッパ層13を介在させることで、表面導体層140の膜厚を損なうことなく、裏面導体層120をパターニングして突起状の埋込導体12を形成することができる。
[半導体装置の製造方法]
次に、本発明の第1の実施例に係る半導体装置の製造方法(組立方法)を、図1、図2、図16及び図17を使用して説明する。
(イ)まず配線基板1の表面上の半導体素子搭載領域102に異方性導電材3を配置し、所定の加熱温度において所定荷重を加えた状態で一定の時間圧着することにより、図16に示すように異方性導電材3を仮圧着させることができる。
異方性導電材3には、例えば日立化成工業株式会社製の異方性導電フィルムを使用することができる。
(ロ)異方性導電材3上に半導体素子2を配置し、図17に示すように配線基板1の電極部14Cと半導体素子2のボンディングパッド20との間の位置合わせ(アライメント)を行う。本発明の第1の実施例において、半導体素子2にはベアチップが使用されているので、半導体素子2のボンディングパッド20が直接的に配線基板1の電極部14Cに接続できるように、半導体素子2はフェイスダウン(フリップチップ)方式で配置される。半導体素子2のアライメントターゲットは、半導体素子2の輪郭形状をそのまま使用することができる。一方、配線基板1においては、図示していないが、例えば端子部14A及び配線部14Bの形成工程と同一工程で表面導体層141を利用してアライメントターゲットを形成することができる。表面導体層141は薄い膜厚で形成されているので、アライメントターゲットの加工精度を向上することができる。
(ハ)位置合わせ後に、所定の加熱温度において所定荷重を加えた状態で一定の時間、配線基板1に半導体素子2を押し付け、半導体素子2を配線基板1に仮固定する。その後、本固定を行い、前述の図1及び図2に示す半導体装置を完成させることができる。配線基板1の電極部14Cと半導体素子2のボンディングパッド20との間は異方性導電材3を通して良好な電気的接続状態を確保することができる。更に、半導体素子2自体は配線基板1の表面に異方性導電材3を介在させて機械的に強固に取り付けられる。なお、仮固定を行わずに、半導体素子2を配線基板1に直接的に本固定することができる。
[三次元実装構造を有する半導体装置の製造方法]
次に、本発明の第1の実施例に係る三次元実装構造を有する半導体装置の製造方法を、図18及び図19を使用して各々説明する。
(イ)まず、図18に示すように配線基板(第1の配線基板)1aの端子部14A上に基板間接続部材6を形成する。本発明の第1の実施例において、基板間接続部材6には半田ボールを使用することができる。この半田ボールは、例えば日立ビアメカニクス株式会社製の半田ボール搭載機を使用することにより簡易に形成することができる。
(ロ)そして、図19に示すように、第1の配線基板1a上に同様の製造プロセスで形成した同一構造の他の配線基板(第2の配線基板)1bを多段に積み上げる。第1の配線基板1aの端子部14A上の基板間接続部材6の上部は他の(第2の)配線基板1bの裏面側の位置決め部110b内部に入り込み、自動的に上下の第1の配線基板1aと第2の配線基板1b間の位置決めを行うことができる。そして、図19に示すように、半田リフローを行い、第1の配線基板1aの端子部14Aと基板間接続部材6との間を電気的かつ機械的に接合するとともに、上層に積み上げられた第2の配線基板1bの位置決め部110bから露出する第2の埋込導体12bと基板間接続部材6との間を電気的かつ機械的に接合する。この半田リフローは、例えば、多段に積み上げられた第1の配線基板1aと第2の配線基板1bをコンベア搬送により赤外線リフロー装置内を通過させることで行うことができ、赤外線リフロー装置の加熱温度とコンベア搬送の搬送速度とにより半田リフロー条件を設定することができる。この半田リフローが終了した段階で第1の配線基板1a,第2の配線基板1b,第3の配線基板・・・・・を多段に積み上げた三次元実装構造の半導体装置を完成させることができる。
図20は、本発明の第1の実施例の変形例に係る半導体装置の断面図である。図20に示すように、配線基板1の電極部14Cに、パッケージ化された半導体素子21が取り付けられている。必ずしもこの構造に限定されるものではないが、半導体素子21は、リードレスチップキャリア(LCC)構造で構成されており、ベアチップをレジンモールドしたものである。半導体素子21のアウターリードはレジンモールド部に沿って成型されている。なお、詳細な構造は示していないが、ベアチップはフェイスアップボンディング方式でインナーリード上に取り付けられている。
このような半導体素子21が取り付けられた配線基板1は、前述の図19に示す半導体装置と同様に、多段に積み上げられ、三次元実装構造を構築するようになっている。
なお、三次元実装構造の半導体装置は、同一の半導体素子2、又は同一の半導体素子21を多段に積み上げる方式に限定されるものではなく、半導体素子2を取り付けた配線基板1と半導体素子21を取り付けた配線基板1とを多段に積み上げても良い。又、半導体素子21はTAB構造であっても良い。
(第2の実施例)
本発明の第2の実施例は、本発明の第1の実施例に係る配線基板1の電極部14Cの形状を代えた例を説明するものである。図21に示す配線基板1の平面図は、前述の本発明の第1の実施例に係る配線基板1の製造方法の図13に示す工程に対応する工程における平面図である。
即ち、複数の電極部14Cが連結した状態で形成された後に、1つの端子部14A及び1つの配線部14Bをパターニングするためのエッチングマスク146が電極部14Cと交差した形状で形成されている。このエッチングマスク146を使用して表面導体層141をパターニングすることにより、端子部14A及び配線部14Bが形成されるとともに複数の電極部14Cが個々に分割されるようになっている。
このように形成される配線基板1の電極部14Cは配線部14Bと同等の幅寸法で形成され、半導体素子2のボンディングパッド20が少ピン広ピッチのペリフェラル配置に有効な配線基板1を形成することができる。
(第3の実施例)
本発明の第3の実施例は、図22に示すように、配線基板1上に複数の半導体素子2を取り付けたMCM構造の半導体装置としたことである。複数の半導体素子2は、メモリデバイスのように同一のものであっても良いし、メモリデバイスとロジックデバイスとが混在するようなものであっても良い。
更に、図22に示す構造の複数の配線基板1a,ab,・・・・・を多段に積み上げて、前述の図19と同様な、三次元実装構造としても良い。
(第1の参考例)
本発明の第1の参考例に係る半導体装置は、図23に示すように、配線領域101及び半導体素子搭載領域102を有する絶縁性基材10と、配線領域101において、絶縁性基材の第1主表面から第2主表面に通じる接続孔11と、絶縁性基材10の第1主表面において、接続孔11に一端が接続され、他端が半導体素子搭載領域102まで伸延された配線層14と、半導体素子搭載領域102において、配線層14に接続された半導体素子2とから構成されている。しかし、第1の実施例とは異なり、接続孔11の内部には、埋込導体は存在しない。即ち、埋込導体を用いる代わりに、接続孔11内に露出した配線層14の裏面に選択的に形成された金属薄膜15を更に備えている。金属薄膜15は、例えば、厚さ5〜30μmのニッケルめっき層、及びこのニッケルめっき層の上に形成された厚さ2〜10μmの金めっき層等で構成すれば良い。
本発明の第1の参考例においては、接続孔11内に、大きな空隙部110が存在する。従って、この大きな空隙部110を、三次元実装構造に必要な位置決め部として利用できる。つまり、特に部品点数を増加することなく、又、複雑な構造にすることなく位置決め部を形成することができる。従って、前述の図19に示すように、複数の配線基板1a,ab,・・・・・を多段に積み上げて三次元実装構造とするのが容易であるという利点を有する。
(第4の実施例)
本発明の第4の実施例に係る半導体装置は、図24に示すように、配線領域101及び半導体素子搭載領域102を有する絶縁性基材10と、配線領域101において、絶縁性基材10の第1主表面から第2主表面に貫通して設けられた埋込導体12と、絶縁性基材10の第1主表面において、埋込導体12に一端が電気的に接続され、他端が半導体素子搭載領域102まで伸延された配線層14と、半導体素子搭載領域102において、配線層14に接続された半導体素子2とを備えている。埋込導体12と配線層14の端子部14Aとの間には、エッチングストッパ層13が配設されている。このエッチングストッパ層13は、導電性を有し、埋込導体12及び配線層14に対して、適度なエッチング選択比を有する。例えば、埋込導体12及び配線層14を銅(Cu)とし、エッチングストッパ層13をニッケル(Ni)とすれば、所望の選択比が得られる。埋込導体12の底面には、更に金属薄膜15を備えている。金属薄膜15は、例えば、ニッケルめっき層、及びこのニッケルめっき層の上に形成された金めっき層からなる複合膜等で構成すれば良い。そして、絶縁性基材10の第2主表面と金属薄膜15の底面とは同一平面レベルである。
このような、絶縁性基材10の第2主表面と金属薄膜15の底面とが同一平面レベルである構造であっても、第1の実施例と同様に、端子の微細化及び多端子化が容易にする効果を奏することが可能である。従って、装置の小型化を実現することができ、かつ三次元実装構造にも好適な構造の半導体装置を提供することができる。
(第2の参考例)
図25は、本発明の第2の参考例に係る半導体装置の断面図である。第2の参考例においては、図25に示すように、配線領域101及び半導体素子搭載領域102を有する絶縁性基材10と、配線領域101において、絶縁性基材10の第1主表面から第2主表面に貫通して設けられた埋込導体12と、絶縁性基材10の第1主表面において、埋込導体12に一端が電気的に接続され、他端が半導体素子搭載領域102まで伸延された配線層14と、半導体素子搭載領域102において、配線層14に接続された半導体素子2とを備えている。図24とは異なり、絶縁性基材10の第2主表面と埋込導体12の底面とが同一平面レベルである。そして、埋込導体12の底面には、更に金属薄膜15を備えている。即ち、ニッケル/金めっき層等の金属薄膜15の厚さ分だけ、絶縁性基材10の第2主表面から突出している。
(第3の参考例)
更に、本発明の第4の実施例に係る半導体装置において、絶縁性基材10の第2主表面に対して、埋込導体12の底面が突出していてもかまわない。図27は、第3の参考例に係る半導体装置の断面図で、図26は、この半導体装置に用いる配線基板の断面図である。図26においては、表面導体層140と、この表面導体層140の裏面において、この表面導体層140に電気的に接続された複数の埋込導体12と、表面導体層140の裏面に接した第1主表面及びこの第1主表面に対向した第2主表面とを有し、埋込導体12の側壁に接して形成された絶縁性基材10とを備えている。埋込導体12とエッチングストッパ層13とを合計した厚さよりも、絶縁性基材10の方が薄く、埋込導体12の底面が、絶縁性基材10の第2主表面に対して、突出している。例えば、埋込導体12とエッチングストッパ層13とを合計した厚さを50μm〜80μm、好ましくは65μm程度に選び、絶縁性基材10の厚さを30μm〜60μm程度に選べば、図26の構造は容易に構成できる。
図27は、図26の表面導体層140を更にパターニングし、端子部14A、配線部14B及び電極部14Cからなる配線層14を形成し、その上に半導体素子2を搭載した構造を示した。即ち、図27に示す半導体装置は、配線領域101及び半導体素子搭載領域102を有する絶縁性基材10と、配線領域101において、絶縁性基材10の第1主表面から第2主表面に貫通して設けられた埋込導体12と、絶縁性基材10の第1主表面において、埋込導体12に一端が電気的に接続され、他端が半導体素子搭載領域102まで伸延された配線層14と、半導体素子搭載領域102において、配線層14に接続された半導体素子2とを備えている。埋込導体12の底面には、更に金属薄膜15を備えている。
本発明の第4の実施例に係る半導体装置は、前述の図19に示すように、複数の配線基板1a,ab,・・・・・を多段に積み上げて三次元実装構造としても良いことは勿論である。
(その他の実施例)
本発明は上記複数の実施例及び参考例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、上記第1乃至第4の実施例の説明においては、接続孔や埋込導体が、配線領域に配置されている場合について説明したが、これらは例示であって、本発明の接続孔や埋込導体は、半導体素子搭載領域に配置されていてもかまわない。
また、前述の図18及び19に示す三次元実装構造の半導体装置において、基板間接続部材6には半田ペーストを使用することができる。半田ペーストはスクリーン印刷法により形成される。スクリーン印刷法においては、予め半導体素子2を配線基板1に取り付けてしまうと、スクリーン印刷マスクが半導体素子2に接触してしまい、端子部14Cとスクリーン印刷マスクとの間に半田ペーストの形成に必要なギャップを確保することができないので、半田ペーストは半導体素子2を取り付ける前に形成しておくことが好ましい。更に基板間接続部材6に、前述の図1に示す異方性導電材3と同等の異方性導電材(例えば異方性導電フィルム)を使用することができる。
又、図1、図17〜20、図22〜25、或いは図27においては、集積回路が配設された表面部を下側に向けたフェイスダウン(フリップチップ)方式で配線基板1の表面上に搭載した構造を例示した。しかし、本発明は、フリップチップ実装方式に限定されものではなく、図28に示すように、ボンディングワイヤ25を用いて、半導体素子(半導体チップ)2の周辺部に配置されたボンディングパッド20と、配線層14の電極部14Cとを接続してもかまわない。半導体チップ2と配線層14の電極部14Cとは、保護樹脂31によりモールドされている。更に、ワイヤボンディング方式以外にも、TABテープを用いた接続方式でもかまわない。
更に、本発明は、第1の実施例等では、シリコン(Si)単結晶基板(シリコン単結晶チップ)を用いた集積回路で説明したが、ガリウム砒素(GaAs)等の化合物半導体の集積回路等でもかまわない。
更に、上記実施例に係る配線基板1をプリント配線基板、集積回路用基板、液晶表示装置用基板(例えば透明ガラス基板)等としても良い。
又、本発明は、配線基板1の埋込導体12と配線層14とを別々の金属材料で形成しても良い。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。