JPH11145381A - 半導体マルチチップモジュール - Google Patents

半導体マルチチップモジュール

Info

Publication number
JPH11145381A
JPH11145381A JP31075397A JP31075397A JPH11145381A JP H11145381 A JPH11145381 A JP H11145381A JP 31075397 A JP31075397 A JP 31075397A JP 31075397 A JP31075397 A JP 31075397A JP H11145381 A JPH11145381 A JP H11145381A
Authority
JP
Japan
Prior art keywords
semiconductor
interposer
interposers
anisotropic conductive
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP31075397A
Other languages
English (en)
Inventor
Takuya Sasaya
卓也 笹谷
Hideaki Nishikawa
英昭 西川
Nobuaki Kawahara
伸章 川原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP31075397A priority Critical patent/JPH11145381A/ja
Publication of JPH11145381A publication Critical patent/JPH11145381A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Abstract

(57)【要約】 【課題】 インターポーザの表裏面にはんだバンプを形
成する必要なく、かつ半導体チップとインターポーザ間
及びインターポーザ同士の接続が同時に行えるマルチチ
ップモジュールを提供する。 【解決手段】 電気的に接続される貫通電極７ａ、７ｂ
のそれぞれの間に異方導電ゴム８ａ、８ｂが挟まれるよ
うに複数の積層薄膜基板２ａ〜２ｃを積層し、この積層
方向の両側から複数の積層薄膜基板２ａ〜２ｃを加圧す
ることによって、異方導電ゴム８ａ、８ｂが加圧されて
貫通電極７ａ、７ｂの電気的接続が行われるようにし、
これと同時に半導体チップ１ａ、１ｂ及びバンプ電極４
ａ、４ｂが積層薄膜基板２ａ〜２ｃの間に挟み込まれて
バンプ電極４ａ、４ｂと電気配線６ａ、６ｃとが接続さ
れるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、配線基板等をイ
ンターポーザとして半導体チップを複数積層して形成す
る半導体マルチチップモジュールに関するものである。
【０００２】
【従来の技術】従来、ＬＳＩを始めとする半導体チップ
は１チップを想定して設計、製造されてきたが、半導体
チップの機能、性能拡大に伴い、チップ面積の増大、複
数の異種材料を１チップ内に組み込むためのプロセスの
融合等の問題が生じている。すなわち、チップ面積の増
大は、歩留まりを低下させると同時にスライスあたりの
収率（１ウェハ当たりに形成できるチップ量）を低下さ
せ、チップコストを増大させる。また、プロセスの煩雑
さや機能の拡大は、半導体チップの設計や製造コストの
引き上げの要因となる。
【０００３】このような問題を解決するものとして半導
体マルチチップモジュール（以下、マルチチップモジュ
ールという）がある。このマルチチップモジュールは、
機能やプロセスごとにチップを分割して製造しておき、
最終的に各チップを電気的に接続して１つのモジュール
とすることで必要な機能を実現するものである。しか
し、機能の拡大に基づくチップ数の増大により、マルチ
チップモジュールにおいても占有面積増大の傾向にあ
る。このため、図８に示すように、半導体チップ１０１
を搭載した配線基板１０２間をはんだバンプ１０３で電
気的に接続することで、複数の配線基板１０２を３次元
的に積層し、占有面積を抑えた構造が提案されている
（特開平６−１３５４１号公報参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
造を有するマルチチップモジュールでは、インターポー
ザとなる配線基板１０２の表裏面にはんだバンプ１０３
を形成しなければならない。また、半導体チップ１０１
と配線基板１０２の間をワイヤボンディングによって接
続したり、インターポーザ同士の接続を別々に取る必要
があるため、マルチチップモジュールの作製工程が煩雑
になるという問題がある。
【０００５】一方、小面積で積層数を増やし実装密度を
上げていくとマルチチップモジュール内での発熱を効果
的に放熱することも難しくなる。例えば、図９に示すよ
うにマルチチップモジュールを熱容量の大きな主基板に
搭載した場合、図中の矢印のように熱は積層されたイン
ターポーザを介して放熱板１０４に伝わり放熱される。
従って、積層数が増えるとマルチチップモジュールの上
部の半導体チップ１０１からの放熱経路が長くなり放熱
が困難になるという問題がある。
【０００６】本発明は上記問題に鑑みて成され、インタ
ーポーザの表裏面にはんだバンプを形成する必要なく、
かつ半導体チップとインターポーザ間及びインターポー
ザ同士の接続が同時に行えるマルチチップモジュールを
提供することを第１の目的とする。さらに、積層数が増
えても放熱経路を長くすることなく、放熱が容易に行え
るマルチチップモジュールを提供することを第２の目的
とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、以下の技術的手段を採用する。請求項１乃
至７に記載の発明におていは、電気的に接続される配線
部（６ａ〜６ｃ、７ａ〜７ｃ）のそれぞれの間に導電部
材（８ａ、８ｂ）を挟んで複数のインターポーザ（２ａ
〜２ｃ）が積層されており、この積層方向の両側から複
数のインターポーザ（２ａ〜２ｃ）が加圧されることに
よって、導電部材（８ａ、８ｂ）と配線部（６ａ〜６
ｃ、７ａ〜７ｃ）とが接続されると同時に、半導体チッ
プ（１ａ〜１ｃ）及び電極部（４ａ〜４ｃ）がインター
ポーザ（２ａ〜２ｃ）の間に挟み込まれて固定されて電
極部（４ａ〜４ｃ）と配線部（６ａ〜６ｃ、７ａ〜７
ｃ）とが接続されていることを特徴としている。
【０００８】このように、複数のインターポーザ（２ａ
〜２ｃ）を積層し、この積層方向に複数のインターポー
ザ（２ａ〜２ｃ）を加圧することによって、導電部材
（８ａ、８ｂ）によって配線部（６ａ〜６ｃ、７ａ〜７
ｃ）同士の接続が行われ、それと同時に半導体チップ
（１ａ〜１ｃ）及び電極部（４ａ〜４ｃ）がインターポ
ーザ（２ａ〜２ｃ）の間に挟み込まれて電極部（４ａ〜
４ｃ）と配線部（６ａ〜６ｃ、７ａ〜７ｃ）との接続が
行われるようになっている。このため、半導体チップ
（１ａ〜１ｃ）とインターポーザ（２ａ〜２ｃ）間及び
インターポーザ（２ａ〜２ｃ）同士の接続が同時に行
え、インターポーザ（２ａ〜２ｃ）の表裏面にはんだバ
ンプを形成する必要もなくすことができる。
【０００９】請求項２に記載の発明においては、複数の
インターポーザ（２ａ〜２ｃ）の間には異方導電ペース
ト（５）が充填されており、この異方導電ペースト
（５）が電極部（４ａ〜４ｃ）と配線部（６ａ〜６ｃ、
７ａ〜７ｃ）との間に挟まれることによって、これら電
極部（４ａ〜４ｃ）と配線部（６ａ〜６ｃ、７ａ〜７
ｃ）との電気的接続が成されていると共に、この異方導
電ペースト（５）の引っ張り応力によって加圧された状
態が保持されていることを特徴としている。
【００１０】異方導電ペースト（５）を用いた場合、イ
ンターポーザ（２ａ〜２ｃ）に挟み込まれた電極部（４
ａ〜４ｃ）と配線部（６ａ〜６ｃ、７ａ〜７ｃ）の間が
電気的に接続できると共に、硬化した異方導電ペースト
（５）によって複数のインターポーザ（２ａ〜２ｃ）を
加圧した状態のままに保持することができる。これによ
り、半導体チップ（１ａ〜１ｃ）とインターポーザ（２
ａ〜２ｃ）間及びインターポーザ（２ａ〜２ｃ）同士の
接続を確実に保持することができる。
【００１１】請求項５に記載の発明においては、導電部
材（８ａ、８ｂ）は、異方導電材料であることを特徴と
している。このように、異方導電材料、例えば異方導電
ゴム等を用いた場合には、加圧する方向にのみ電気的導
通が得られるようにできるため、配線部（６ａ〜６ｃ、
７ａ〜７ｃ）のみを好適に接合することができる。
【００１２】請求項６に記載の発明においては、インタ
ーポーザ（２ａ〜２ｃ）には、半導体チップ（１ａ〜１
ｃ）の搭載位置からインターポーザ（２ａ〜２ｃ）の端
面まで達する放熱経路が設けられており、インターポー
ザ（２ａ〜２ｃ）の端面には半導体チップ（１ａ〜１
ｃ）が発する熱を放熱するためのヒートシンク（３３）
が取り付けられていることを特徴としている。
【００１３】このように、インターポーザ（２ａ〜２
ｃ）に半導体チップ（１ａ〜１ｃ）の搭載位置からイン
ターポーザ（２ａ〜２ｃ）の端面まで達する放熱経路を
設けておけば、この放熱経路を通じて半導体チップ（１
ａ〜１ｃ）からの発熱を逃がすことができる。そして、
インターポーザ（２ａ〜２ｃ）の端面にヒートシンク
（３３）を設けておけば、逃がされた熱をヒートシンク
（３３）を介して良好に放熱することができる。
【００１４】なお、具体的な放熱経路は、請求項７に示
すように、インターポーザ（２ａ〜２ｃ）のうち半導体
チップ（１ａ〜１ｃ）の搭載位置に形成され、金属材料
が埋め込まれたスルーホール（３０）と、インターポー
ザ（２ａ〜２ｃ）の内部若しくは表裏面に形成されたイ
ンターポーザ（２ａ〜２ｃ）の端面に達する金属薄膜層
（３１）と、インターポーザ（２ａ〜２ｃ）の端面で切
断された金属材料が埋め込まれたスルーホール（３２）
によって構成することができる。
【００１５】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１にマルチチップモジュール１００
の断面図を示す。以下、図１に基づきマルチチップモジ
ュール１００の構成について説明する。
【００１６】マルチチップモジュール１００は、機能や
プロセスごとに分割されて形成された複数の半導体チッ
プ１ａ、１ｂと、これら複数の半導体チップ１ａ、１ｂ
をそれぞれ搭載した積層薄膜基板（インターポーザ）２
ａ、２ｂを備えており、積層薄膜基板２ａ、２ｂと共に
半導体チップ１ａ、１ｂが積層されて構成されている。
【００１７】積層薄膜基板２ａ、２ｂには凹部３ａ、３
ｂが形成されており、半導体チップ１ａ、１ｂはこの凹
部３ａ、３ｂ内に樹脂１０を介してフェースアップでマ
ウントされている。半導体チップ１ａ、１ｂには入出力
電極が形成されており、この入出力電極上に形成された
バンプ電極４ａ、４ｂと、半導体チップ１ａ、１ｂ及び
積層薄膜基板２ａ、２ｃの間に配された異方導電ペース
ト５によって、積層薄膜基板２ａ、２ｃの裏面に備えら
れた電気配線６ｃ、６ａとの電気的接続が成されてい
る。具体的には、異方導電ペースト５には、金属フィラ
ー等を多量に添加した熱伝導率の大きなものが用いられ
ており、金属フィラー等によってバンプ電極４ａ、４ｂ
が電気配線６ｃ、６ａと電気的に接続するようになって
いる。
【００１８】また、電気配線６ａ、６ｃは、半導体チッ
プ１ａ、１ｂの周囲を囲うように積層薄膜基板２ａ、２
ｂに形成された複数のビアホールに備えられた貫通電極
７ａ、７ｂと電気的に接続されており、積層薄膜基板２
ａ、２ｂの表側から電気的導通が得られるようになって
いる。そして、貫通電極７ａ、７ｂと電気配線６ｃ、６
ａとの間に配置された加圧方向に電気的導通がとれる異
方導電ゴム８ａ、８ｂによって、積層薄膜基板２ａ〜２
ｃは相互に電気的に接続されている。
【００１９】マルチチップモジュール１００は上記構成
を成しており、異方導電ゴム８ａ、８ｂ、貫通電極７
ａ、７ｂ、異方導電ゴム８ａ、８ｂ及び電気配線６ａ、
６ｃを介して、半導体チップ１ａと半導体チップ１ｂが
相互に電気的に接続されている。なお、異方導電ゴム８
ａ、８ｂにより、積層薄膜基板５ａ〜５ｃそれぞれの間
において良好な電気的接続を得るためには、異方導電ゴ
ム８ａ、８ｂを上下方向に加圧変形させておく必要があ
る。このため、本実施形態では、半導体チップ１ａ、１
ｂと積層薄膜基板裏面の電気配線６ａ、６ｃとの接続の
ために積層薄膜基板２ａ〜２ｃ間に充填した異方導電ペ
ースト５の引っ張り応力によって異方導電ゴム８ａ、８
ｂの加圧変形が保持されるようになっている。
【００２０】次に、上記構成を有するマルチチップモジ
ュール１００の製造工程を図２（ａ）〜（ｃ）及び図３
（ａ）、（ｂ）に示し、これらの図に基づいてマルチチ
ップモジュール１００の製造工程を説明する。 〔図２（ａ）に示す工程〕まず、絶縁層と導体層を積層
して形成された、インターポーザとなる積層薄膜基板２
ａを用意する。そして、半導体チップ１ａを囲むよう
に、積層薄膜基板２ａの表裏を貫通するビアホールを形
成し、このビアホールに貫通電極７ａを形成する。
【００２１】また、フォト・エッチングにより積層薄膜
基板２ａの表面に凹部３ａを形成する。さらに、積層薄
膜基板２ａの裏面にパターニングにより電気配線６ａを
形成する。この電気配線６ａは、後の図３（ａ）に示さ
れるもう一つの積層薄膜基板２ｂにフェースアップでマ
ントされた半導体チップ１ｂに接続されるものである。
【００２２】〔図２（ｂ）に示す工程〕次に、積層薄膜
基板２ａの表面に設けた凹部３ａに、バンプ電極４ａが
表面に備えられた半導体チップ１ａをフェースアップで
マウントする。このとき、凹部３ａが設けてあることか
らマントの際の位置決めを容易に行うことができる。こ
のマウントには熱伝導率の高い樹脂１０を用いており、
１７０℃程度の温度で加圧して樹脂１０を熱硬化させる
ことによって行う。
【００２３】〔図２（ｃ）に示す工程〕続いて、異方導
電ゴム８ａを貫通電極７ａ上に配置する。この異方導電
ゴム８ａの高さは、積層薄膜基板２ａから半導体チップ
１ａの表面のバンプ電極４ａまでの高さの１．３〜１．
５倍程度であり、積層薄膜基板２ａと図３（ａ）の積層
薄膜基板２ｂとを接合する際に異方性導電ゴム８ａが十
分に加圧される程度の高さとなっている。
【００２４】積層薄膜基板２ａにフェースアップでマウ
ントされた半導体チップ１ａの表面に熱硬化性樹脂に数
μｍ程度の導電性粒子が添加された異方導電ペースト５
を塗布する。 〔図３（ａ）に示す工程〕図２（ａ）〜（ｃ）と同様の
工程を経て、積層薄膜基板２ｂの表面に半導体チップ１
ｂがフェイスアップでマウントされたものを用意し、さ
らに裏面に電気配線６ｃがパターニングされた積層薄膜
基板２ｃを用意する。
【００２５】そして、積層薄膜基板２ａ、２ｂのそれぞ
れの貫通電極７ａ同士及び半導体チップ１ａ、１ｂの表
面のバンプ電極４ａ、４ｂと積層薄膜基板２ａ、２ｃ裏
面の電気配線６ａ、６ｃが一致するように積層薄膜基板
２ａ〜２ｃを位置決めし、これら積層配線基板２ａ〜２
ｃを上下から加圧する。このとき、加圧は異方導電ゴム
８ａ、８ｂが変形し、半導体チップ１ａ、１ｂ１ｂ上の
バンプ電極４ａ、４ｂと電気配線６ａ、６ｃとが十分接
触する程度（一端子あたり十〜数十グラムの加重がかか
る程度）とする。
【００２６】これにより、異方導電ゴム８ａと貫通電極
７ａ及び電気配線６ｃや、異方導電ゴム８ｂと貫通電極
７ｂ及び配線６ａの電気的導通が成されると同時に、バ
ンプ電極４ａと電気配線６ｃや、バンプ電極４ｂと電気
配線６ａの電気的導通が成される。 〔図３（ｂ）に示す工程〕積層薄膜基板２ａ〜２ｃを加
圧したまま１５０℃〜１８０℃の温度で異方導電ペース
ト５を硬化させる。硬化時間は、約数十秒程度で完了す
る。異方導電ペースト５は、積層薄膜基板２ａ〜２ｃの
加圧によって積層薄膜基板２ａ、２ｃと半導体チップ１
ａ、１ｂ及び積層薄膜基板２ａ〜２ｃのそれぞれの間の
間隙に充填された状態で硬化するため、積層薄膜基板２
ａ〜２ｃのそれぞれの間を上記加圧された状態のまま、
つまり上記した電気的導通が成されたままの状態で強固
に機械的に固定できる。そして、この固定は硬化した異
方導電ペースト５の引っ張り応力によって保持される。
なお、このときの硬化温度は、異方導電ゴム８ａ、８ｂ
の耐熱温度より十分低いため異方導電ゴム８ａ、８ｂへ
のダメージはない。
【００２７】このような異方導電ペースト５の硬化によ
って、半導体チップ１ａ、１ｂと積層薄膜基板２ａ、２
ｃの裏面の電気配線６ａ、６ｂとの接続と同時に異方導
電ゴム８ａ、８ｂを介した積層薄膜基板２ａ〜２ｃのそ
れぞれの間の電気的接続が完了すると共に、必要枚数の
積層薄膜基板２ａ〜２ｃを積層したマルチチップモジュ
ール１００が完成する。
【００２８】このように、半導体チップ１ａ、１ｂと積
層薄膜基板２ａ、２ｃとの電気的接続と、積層薄膜基板
２ａ〜２ｃの間の同士の電気的接続を一度のプロセスで
行えるようにしているため、積層薄膜基板２ａ、２ｂを
介して半導体チップ１ａ、１ｂを積層するマルチチップ
モジュール１００の作製工程を簡略化することができ
る。また、積層薄膜基板２ａ〜２ｃのそれぞれの間にお
ける接続のためのハンダバンプを形成する工程も省略す
ることができる。さらに、放熱面では半導体チップ１
ａ、１ｂの両面が積層薄膜基板２ａ〜２ｃに接するよう
になっているため、半導体チップ１ａ、１ｂが上層に配
置されていても放熱効率を良くすることができる。
【００２９】（第２実施形態）本実施形態におけるマル
チチップモジュール１００の断面図を図４に示す。但
し、本実施形態におけるマルチチップモジュール１００
は、第１実施形態のものとほぼ同様の構成を有している
ため、同様の構成の部分には第１実施形態と同様の符号
を付し、異なる部分についてのみ説明する。
【００３０】上記第１実施形態では、半導体チップ１
ａ、１ｂ表面のバンプ電極４ａ、４ｂと積層薄膜基板２
ａ、２ｃの電気配線６ａ、６との接続に異方導電ペース
ト５を用いたが、本実施形態では異方導電ペースト５の
代わりに異方導電膜２０を用いている。この異方導電膜
２０は、積層薄膜基板２ａ、２ｃの裏面に形成され、積
層薄膜基板２ａ〜２ｃを接合する際に、この異方導電膜
２０によってバンプ電極４ａ、４ｂと電気配線６ａ、６
ｃとの電気的接続が行えるようになっている。
【００３１】但し、この場合には、異方導電膜２０によ
って異方導電ゴム８ａ、８ｂを加圧することができない
ため、積層配線基板２ａ〜２ｃの上下からの加圧を保持
する手段が別途必要となる。このため、本実施形態で
は、異方導電膜２０を加熱硬化させた後、上記加圧を行
ったままの状態で、積層された積層薄膜基板２ａ〜２ｃ
の端面から積層薄膜基板２ａ〜２ｃのそれぞれの間にお
ける間隙に紫外線硬化樹脂２１を注入し、この紫外線硬
化樹脂２１に紫外線を照射することによって積層薄膜基
板２ａ〜２ｃの固定を強固なものにしている。
【００３２】このように、積層薄膜基板２ａ〜２ｃの間
の間隙等に紫外線硬化樹脂２１等の基板固定手段を設け
るようすることにより、積層薄膜基板２ａ〜２ｃの固定
を行うようにしてもよい。 （第３実施形態）本実施形態におけるマルチチップモジ
ュール１００の断面図を図５に示す。また、図５のマル
チチップモジュール１００の上面斜視図を図６に示す。
但し、本実施形態におけるマルチチップモジュール１０
０は、第１実施形態のものとほぼ同様の構成を有してい
るため、同様の構成の部分には第１実施形態と同様の符
号を付し、異なる部分についてのみ説明する。なお、本
実施形態では、積層薄膜基板が多数積層される場合を想
定して、積層薄膜基板２ｃ上にも半導体チップ１ｃが形
成されるような場合として説明する。
【００３３】本実施形態では、インターポーザとなる積
層薄膜基板２ａ〜２ｃの積層数が多い場合や、半導体チ
ップ１ａ〜１ｃの発熱量が大きい場合を考慮して、マル
チチップモジュール１００に放熱構造を採用したもので
ある。図５に示されるように、積層薄膜基板２ａ〜２ｃ
のうち半導体チップ１ａ〜１ｃが搭載される位置には、
複数のスルーホールに高熱電導率の金属で充填されたサ
ーマルビア３０が形成されている。また、積層薄膜基板
２ａ〜２ｃ内には金属薄膜層３１が、貫通電極７ａ〜７
ｃを避けるようにして基板全面に形成されている。サー
マルビア３０は金属薄膜層３１に接続するようになって
いる。
【００３４】一方、図５、図６に示されるように、積層
薄膜基板２ａ〜２ｃの端面には、この端面でハーフカッ
トされた金属部分が露出してできたサーマルビア３２が
多数配置されている。このサーマルビア３２は金属薄膜
層３１に接続されている。このような構造を有する積層
薄膜基板２ａ〜２ｃに半導体チップ１ａ〜１ｃを搭載し
たものを多数積層していき、さらにその端面にヒートシ
ンク３３を取り付けると、本実施形態におけるマルチチ
ップモジュール１００が完成する。
【００３５】このような構成を有するマルチチップモジ
ュール１００では、各半導体チップ１ａ〜１ｃからの発
熱がサーマルビア３０、金属薄膜層３１、基板端面のサ
ーマルビア３２という短い放熱経路を経てヒートシンク
（放熱板）３３で放熱される。このため、積層薄膜基板
の積層数が多い場合や、半導体チップ１ａ〜１ｃの発熱
量が大きい場合においても、良好に放熱が成されるよう
にできる。
【００３６】（他の実施形態） 第１本実施形態では、電気配線６ａ、６ｃと半導体チ
ップ１ａ、１ｂの接続に異方導電ペースト５を用いた
が、異方導電ペースト５の代わりに硬化時の体積収縮の
比較的大きな樹脂を用いることも可能である。樹脂には
異方導電ペースト５の様に導電性粒子は含まれないた
め、電気的な接続は硬化時に樹脂の体積収縮により発生
する半導体チップ１ａ、１ｂと積層薄膜基板２ａ〜２ｃ
のそれぞれの間での引張り応力に基づき、半導体チップ
１ａ、１ｂ上のバンプ電極４ａ、４ｂと積層薄膜基板２
ａ、２ｃの裏面の電気配線６ａ、６ｃが強く接触するこ
とによって行うことができる。
【００３７】第１実施形態では、積層薄膜基板５ａ、
５ｂに半導体チップ１ａ、１ｂの位置決めを行うための
凹部３ａ、３ｂを形成したが、この凹部３ａ、３ｂを形
成しない構造を採用してもよい。但し、この場合には、
図７に示すように積層薄膜基板２ａ〜２ｃのそれぞれの
間の距離が大きくなるため、その分だけ異方導電ゴム８
ａ、８ｂの厚みを増加する必要がある。
【００３８】第１〜第３実施形態では、半導体チップ
１ａ、１ｂをフェースアップで積層薄膜基板に搭載する
ようにしたが、フェースダウンで積層薄膜基板２ａ〜２
ｃに搭載しても良い。 第１〜第３実施形態では、インターポーザとして積層
薄膜基板２ａ〜２ｃを用いた場合について説明したが、
インターポーザとしてセラミック基板等のその他の配線
基板を適用することも可能である。
【図面の簡単な説明】
【図１】第１実施形態におけるマルチチップモジュール
１００の断面図である。
【図２】図１に示すマルチチップモジュール１００の製
造工程を示す図である。
【図３】図２に続くマルチチップモジュール１００の製
造工程を示す図である。
【図４】第２実施形態におけるマルチチップモジュール
１００の断面図である。
【図５】第３実施形態におけるマルチチップモジュール
１００の断面図である。
【図６】図５に示すマルチチップモジュール１００の上
面斜視図である。
【図７】他の実施形態におけるマルチチップモジュール
１００を示す断面図である。
【図８】従来のマルチチップモジュール１００を示す断
面図である。
【図９】従来のマルチチップモジュール１００の放熱経
路を示す断面図である。
【符号の説明】
１ａ、１ｂ、１ｃ…半導体チップ、２ａ、２ｂ、２ｃ…
積層薄膜基板、３ａ、３ｂ…凹部、４ａ、４ｂ…バンプ
電極、５…異方導電ペースト、６ａ、６ｂ…電気配線、
７ａ、７ｂ…貫通電極、８ａ、８ｂ…異方導電ゴム、１
０…樹脂、２０…異方導電膜、２１…紫外線硬化樹脂、
３０…サーマルビア、３１…金属薄膜層、３２…サーマ
ルビア、３３…ヒートシンク。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 表裏を電気的に接続する配線部（６ａ〜
    ６ｃ、７ａ〜７ｃ））が備えられていると共に、表面に
    半導体チップ（１ａ〜１ｃ）が搭載されたインターポー
    ザ（２ａ〜２ｃ）を複数用意し、 これら複数のインターポーザ（２ａ〜２ｃ）を積層する
    と共に、該複数のインターポーザ（２ａ〜２ｃ）のそれ
    ぞれに備えられた前記配線部（６ａ〜６ｃ、７ａ〜７
    ｃ）のうち隣接するもの同士を電気的に接続し、さらに
    前記半導体チップ（１ａ〜１ｃ）に設けられた電極部
    （４ａ〜４ｃ）と前記配線部（６ａ〜６ｃ、７ａ〜７
    ｃ）とを電気的に接続してなる半導体マルチチップモジ
    ュールであって、 電気的に接続される前記配線部（６ａ〜６ｃ、７ａ〜７
    ｃ）のそれぞれの間に導電部材（８ａ、８ｂ）を挟んで
    前記複数のインターポーザ（２ａ〜２ｃ）が積層され、
    この積層方向の両側から前記複数のインターポーザ（２
    ａ〜２ｃ）が加圧されることによって、前記導電部材
    （８ａ、８ｂ）と前記配線部（６ａ〜６ｃ、７ａ〜７
    ｃ）とが接続されると同時に、前記半導体チップ（１ａ
    〜１ｃ）及び前記電極部（４ａ〜４ｃ）が前記インター
    ポーザ（１ａ〜１ｃ）の間に挟み込まれて固定されるこ
    とにより前記電極部（４ａ〜４ｃ）と前記配線部（６ａ
    〜６ｃ、７ａ〜７ｃ）とが接続されていることを特徴と
    する半導体マルチチップモジュール。
  2. 【請求項２】前記複数のインターポーザ（２ａ〜２ｃ）
    の間には異方導電ペースト（５）が充填されており、 この異方導電ペースト（５）が前記電極部（４ａ〜４
    ｃ）と前記配線部（６ａ〜６ｃ、７ａ〜７ｃ）との間に
    挟まれることによって、これら電極部（４ａ〜４ｃ）と
    配線部（６ａ〜６ｃ、７ａ〜７ｃ）との電気的接続が成
    されていると共に、 この異方導電ペースト（５）の引っ張り応力によって前
    記加圧された状態が保持されていることを特徴とする請
    求項１に記載の半導体マルチチップモジュール。
  3. 【請求項３】 前記半導体チップ（１ａ〜１ｃ）は前記
    インターポーザ（２ａ〜２ｃ）にフェイスアップで搭載
    されており、 前記インターポーザ（２ａ〜２ｃ）の裏面に備えられた
    異方導電膜（２０）が前記電極部（４ａ〜４ｃ）と前記
    配線部（６ａ〜６ｃ、７ａ〜７ｃ）の間に挟まれること
    によって、これら電極部（４ａ〜４ｃ）と配線部（６ａ
    〜６ｃ、７ａ〜７ｃ）との電気的接続がなされているこ
    とを特徴とする請求項１に記載の半導体マルチチップモ
    ジュール。
  4. 【請求項４】 前記電極部（４ａ〜４ｃ）は、前記半導
    体チップ（１ａ〜１ｃ）から突出するように形成された
    バンプ電極を有し、このバンプ電極によって前記配線部
    （６ａ〜６ｃ、７ａ〜７ｃ）との電気的接続がなされて
    いることを特徴とする請求項１乃至３のいずれか１つに
    記載の半導体マルチチップモジュール。
  5. 【請求項５】 前記導電部材（８ａ、８ｂ）は、異方導
    電材料であることを特徴とする請求項１乃至４のいずれ
    か１つに記載の半導体マルチチップモジュール。
  6. 【請求項６】 前記インターポーザ（２ａ〜２ｃ）に
    は、前記半導体チップ（１ａ〜１ｃ）の搭載位置から該
    インターポーザ（２ａ〜２ｃ）の端面まで達する放熱経
    路が設けられており、 前記インターポーザ（２ａ〜２ｃ）の端面には、半導体
    チップ（１ａ〜１ｃ）が発する熱を放熱するためのヒー
    トシンク（３３）が取り付けられていることを特徴とす
    る請求項１乃至５のいずれか１つに記載の半導体マルチ
    チップモジュール。
  7. 【請求項７】 前記放熱経路は、 前記インターポーザ（２ａ〜２ｃ）のうち前記半導体チ
    ップ（１ａ〜１ｃ）の搭載位置に形成され、金属材料が
    埋め込まれたスルーホール（３０）と、 前記インターポーザ（２ａ〜２ｃ）の内部若しくは表裏
    面に形成された該インターポーザ（２ａ〜２ｃ）の端面
    に達する金属薄膜層（３１）と、 前記インターポーザ（２ａ〜２ｃ）の端面で切断された
    金属材料が埋め込まれたスルーホール（３２）からなる
    ことを特徴とする請求項６に記載の半導体マルチチップ
    モジュール。
JP31075397A 1997-11-12 1997-11-12 半導体マルチチップモジュール Pending JPH11145381A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP31075397A JPH11145381A (ja) 1997-11-12 1997-11-12 半導体マルチチップモジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31075397A JPH11145381A (ja) 1997-11-12 1997-11-12 半導体マルチチップモジュール

Publications (1)

Publication Number Publication Date
JPH11145381A true JPH11145381A (ja) 1999-05-28

Family

ID=18009076

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31075397A Pending JPH11145381A (ja) 1997-11-12 1997-11-12 半導体マルチチップモジュール

Country Status (1)

Country Link
JP (1) JPH11145381A (ja)

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239496B1 (en) 1999-01-18 2001-05-29 Kabushiki Kaisha Toshiba Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
JP2001156254A (ja) * 1999-11-26 2001-06-08 Nec Corp 半導体装置とそれを用いた三次元半導体装置及びその製造方法並びにテンプレート
JP2001244365A (ja) * 2000-02-28 2001-09-07 Hitachi Chem Co Ltd 配線基板、半導体装置及び配線基板の製造方法
US6469374B1 (en) 1999-08-26 2002-10-22 Kabushiki Kaisha Toshiba Superposed printed substrates and insulating substrates having semiconductor elements inside
US6680441B2 (en) 2001-06-13 2004-01-20 Denso Corporation Printed wiring board with embedded electric device and method for manufacturing printed wiring board with embedded electric device
JP2007299870A (ja) * 2006-04-28 2007-11-15 Matsushita Electric Ind Co Ltd 中継用基板およびそれを用いた立体的電子回路構造体
JP2009224679A (ja) * 2008-03-18 2009-10-01 Nec Tokin Corp コンデンサ部品
US7656032B2 (en) 2002-02-06 2010-02-02 Ibiden Co., Ltd. Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module
KR100986230B1 (ko) * 2008-07-22 2010-10-07 삼성탈레스 주식회사 다층구조 패키지 및 이를 이용한 위상배열 레이다송수신모듈 패키지
JP2012514333A (ja) * 2008-12-30 2012-06-21 インテル・コーポレーション パッケージ下面の取り外し可能デバイス取り付け
US8389867B2 (en) 2005-09-30 2013-03-05 Ibiden Co., Ltd. Multilayered circuit substrate with semiconductor device incorporated therein
US9306132B2 (en) 2013-03-28 2016-04-05 Toshiba Hokuto Electronics Corporation Light emitting device and method for manufacturing the same
US9837587B2 (en) 2013-03-28 2017-12-05 Toshiba Hokuto Electronics Corporation Light-emitting device with improved flexural resistance and electrical connection between layers, production method therefor, and device using light-emitting device
US9905545B2 (en) 2014-03-25 2018-02-27 Toshiba Hokuto Electronics Corporation Light emitting device
US10096581B2 (en) 2014-09-26 2018-10-09 Toshiba Hokuto Electronics Corporation Light emitting module
US10461063B2 (en) 2013-12-02 2019-10-29 Toshiba Hokuto Electronics Corporation Light-emitting device
US10483443B2 (en) 2013-12-02 2019-11-19 Toshiba Hokuto Electronics Corporation Light emitting device and manufacturing method thereof
US10553769B2 (en) 2013-12-02 2020-02-04 Toshiba Hokuto Electronics Corporation Light-emitting unit and manufacturing method of light-emitting unit
US10580949B2 (en) 2014-09-26 2020-03-03 Toshiba Hokuto Electronics Corporation Light emitting module
JP2020520128A (ja) * 2017-05-16 2020-07-02 レイセオン カンパニー 酸化物接合ウエハスタックにおけるダイ封入

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413798B2 (en) 1998-01-18 2002-07-02 Kabushiki Kaisha Toshiba Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
US6239496B1 (en) 1999-01-18 2001-05-29 Kabushiki Kaisha Toshiba Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
US6469374B1 (en) 1999-08-26 2002-10-22 Kabushiki Kaisha Toshiba Superposed printed substrates and insulating substrates having semiconductor elements inside
JP2001156254A (ja) * 1999-11-26 2001-06-08 Nec Corp 半導体装置とそれを用いた三次元半導体装置及びその製造方法並びにテンプレート
JP2001244365A (ja) * 2000-02-28 2001-09-07 Hitachi Chem Co Ltd 配線基板、半導体装置及び配線基板の製造方法
WO2001065602A1 (en) 2000-02-28 2001-09-07 Hitachi Chemical Co., Ltd. Wiring board, semiconductor device, and method of manufacturing wiring board
US7205645B2 (en) 2000-02-28 2007-04-17 Hitachi Chemical Co., Ltd. Wiring board, semiconductor device, and method of manufacturing wiring board
US7704799B2 (en) 2000-02-28 2010-04-27 Hitachi Chemical Co., Ltd. Method of manufacturing wiring substrate
US6680441B2 (en) 2001-06-13 2004-01-20 Denso Corporation Printed wiring board with embedded electric device and method for manufacturing printed wiring board with embedded electric device
SG102054A1 (en) * 2001-06-13 2004-02-27 Denso Corp Printed wiring board with embedded electric device and method for manufacturing printed wiring board with embedded electric device
US7165321B2 (en) 2001-06-13 2007-01-23 Denso Corporation Method for manufacturing printed wiring board with embedded electric device
US7656032B2 (en) 2002-02-06 2010-02-02 Ibiden Co., Ltd. Semiconductor chip mounting wiring board, manufacturing method for same, and semiconductor module
US8389867B2 (en) 2005-09-30 2013-03-05 Ibiden Co., Ltd. Multilayered circuit substrate with semiconductor device incorporated therein
JP2007299870A (ja) * 2006-04-28 2007-11-15 Matsushita Electric Ind Co Ltd 中継用基板およびそれを用いた立体的電子回路構造体
JP2009224679A (ja) * 2008-03-18 2009-10-01 Nec Tokin Corp コンデンサ部品
KR100986230B1 (ko) * 2008-07-22 2010-10-07 삼성탈레스 주식회사 다층구조 패키지 및 이를 이용한 위상배열 레이다송수신모듈 패키지
JP2012514333A (ja) * 2008-12-30 2012-06-21 インテル・コーポレーション パッケージ下面の取り外し可能デバイス取り付け
US9306132B2 (en) 2013-03-28 2016-04-05 Toshiba Hokuto Electronics Corporation Light emitting device and method for manufacturing the same
US9627594B2 (en) 2013-03-28 2017-04-18 Toshiba Hokuto Electronics Corporation Light emitting device and method for manufacturing the same
US9837587B2 (en) 2013-03-28 2017-12-05 Toshiba Hokuto Electronics Corporation Light-emitting device with improved flexural resistance and electrical connection between layers, production method therefor, and device using light-emitting device
US11784290B2 (en) 2013-03-28 2023-10-10 Nichia Corporation Light-emitting device with improved flexural resistance and electrical connection between layers, production method therefor, and device using light-emitting device
US10483443B2 (en) 2013-12-02 2019-11-19 Toshiba Hokuto Electronics Corporation Light emitting device and manufacturing method thereof
US10461063B2 (en) 2013-12-02 2019-10-29 Toshiba Hokuto Electronics Corporation Light-emitting device
US10553769B2 (en) 2013-12-02 2020-02-04 Toshiba Hokuto Electronics Corporation Light-emitting unit and manufacturing method of light-emitting unit
US10734365B2 (en) 2013-12-02 2020-08-04 Toshiba Hokuto Electronics Corporation Light-emitting device
US10910539B2 (en) 2013-12-02 2021-02-02 Toshiba Hokuto Electronics Corporation Light emitting device and manufacturing method thereof
US11538972B2 (en) 2013-12-02 2022-12-27 Nichia Corporation Light-emitting unit and manufacturing method of light-emitting unit
US9905545B2 (en) 2014-03-25 2018-02-27 Toshiba Hokuto Electronics Corporation Light emitting device
US10096581B2 (en) 2014-09-26 2018-10-09 Toshiba Hokuto Electronics Corporation Light emitting module
US10580949B2 (en) 2014-09-26 2020-03-03 Toshiba Hokuto Electronics Corporation Light emitting module
US10629570B2 (en) 2014-09-26 2020-04-21 Toshiba Hokuto Electronics Corporation Light emitting module
US10991866B2 (en) 2014-09-26 2021-04-27 Toshiba Hokuto Electronics Corporation Light emitting module
JP2020520128A (ja) * 2017-05-16 2020-07-02 レイセオン カンパニー 酸化物接合ウエハスタックにおけるダイ封入

Similar Documents

Publication Publication Date Title
JPH11145381A (ja) 半導体マルチチップモジュール
JP3817453B2 (ja) 半導体装置
KR102182189B1 (ko) 전력 오버레이 구조 및 그 제조 방법
US7575955B2 (en) Method for making electronic packages
JP3633559B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004319848A (ja) 半導体装置およびその製造方法
JP2004031607A (ja) 半導体装置及びその製造方法
KR20140113473A (ko) 전력 오버레이 구조 및 그 제조 방법
JP2003522401A (ja) 積層型集積回路パッケージ
JPH09298255A (ja) セラミック回路基板及びこれを用いた半導体装置
JPH1056099A (ja) 多層回路基板およびその製造方法
JP4075204B2 (ja) 積層型半導体装置
JP2012074497A (ja) 回路基板
JP2001085603A (ja) 半導体装置
US6602739B1 (en) Method for making multichip module substrates by encapsulating electrical conductors and filling gaps
JP3589928B2 (ja) 半導体装置
JP3910391B2 (ja) 積層型半導体装置
JP3549316B2 (ja) 配線基板
JP2699929B2 (ja) 半導体装置
US6706624B1 (en) Method for making multichip module substrates by encapsulating electrical conductors
JP2001135779A (ja) 半導体装置の製造方法
JP2842753B2 (ja) 半導体装置
JPH11274227A (ja) 半導体チップの実装方法および装置
JP3547270B2 (ja) 実装構造体およびその製造方法
JP3578011B2 (ja) 半導体装置の実装構造