TW588577B - Circuit wiring board, and method for making semiconductor device and circuit wiring board - Google Patents

Circuit wiring board, and method for making semiconductor device and circuit wiring board Download PDF

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conductor
substrate
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Hidehiro Nakamura
Tetsuya Enomoto
Toshio Yamazaki
Hiroshi Kawazoe
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Hitachi Chemical Co Ltd
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Description

588577 A7 B7 五、發明說明(1 ) [發明所屬技術領域] 本發明係有關一種電路基板、在該電路基板上裝配半 導體元件之半導體裝置、以及電路基板之製造方法。尤其 疋與適合1¾裝配密度化之電路基板、適合小型化或多端子 化之半導體裝置、以及電路基板之製造方法有關。再者, 本發明係與適用於適合三次元裝配之電路基板、半導體裝 置以及電路基板之製造方法等有效技術相關。 [習知之技術] 印刷電路基板上的電子零件的裝配密度有增大的趨 勢。伴隨著如以上構成之高裝配密度化,在印刷電路基板 的電子零件裝配部(搭載領域)中,由於使電連接電子零件 之端子間隔、以及從端子引出的線路之間隔縮小來確保端 子與電路之間的相互結線,因此微細電路化技術、多層電 路化技術達到了驚人的發展。此外,驅使這些微細電路化 技術、多層電路化技術,來促進電子零件如半導體元件的 小型化,以更加提昇高裝配密度化。 一般的半導體元件,例如樹脂封裝型半導體元件,將 裸晶片安裝在引線架上,將該裸晶片以及引線架的内部引 線樹脂模製已為人所知。裸晶片係在矽基板上將被動元 件、主動兀件積體電路化而成。此外,樹脂封裝型半導體 裝置的裝配形式有各式種類,可採用接腳插入 insertion)型或是面裝配型(surface m〇unting)。 在採用該種裝配形式之樹脂封裝型半導體元件中,由 於外部引線(outer lead)比樹脂壓模部還突出,故很難達到 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公餐) 1 312368 (請先閱讀背面之注意事項再填寫本頁) -1 ϋ ϋ ϋ 一OJ I I— an 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 588577 A7 五、發明說明(2 高裝配密度化。因此,有一種多晶片模組(mulu chip m〇duie 以下簡稱「MCM」)構造的半導體裝置受到矚目。該裝置 係.在-件共用的電路基板上安裝複數個裸晶片,將這些 稞晶片以保護樹脂包覆後,把電路基板安裝在引線架,將 電路基板和裸晶片—同以樹脂模製。裸晶片以片帶自動焊 接(Tape Automatic B〇nding,丁AB)、片載體焊接(chip 。心1· Β—,CCB)等方式固定。此外,將裸晶片以絕 緣性黏著劑或是導電性黏著劑等固定於電路基板上後,在 裸晶片的銲片(b〇nding pad)與電路基板的端子之間藉搭接 線來電連接電。 最近,為了達到更佳的高裝配密度化,在具有盘裸晶 片相同大小之電路基板上安裳裸晶片之電路片尺寸封裝^ (以下簡稱「CSP,ChipSizePackage」)構造的帛導體裝置 研發受到注意。在該csp構造的半導體裝置中,電路基板 表面側所配設的端子與裸晶片的銲片之間以-次連接用電 極來電連接’而電路基板第2表面側所配設的端子與外部 裝置之間則用二次連接用電極來電連接。一次連接用電 極、二次連接用電極係分別使用銲錫球、鲜錫糊等鲜料。 在這種CSP構造的半導體裝置中,在封裝體内多層推積裸 晶片,或是多層推積封裳體,亦即可實現三次元裝配構造, 以達到更好的高裝配密度化。 [發明所欲解決之問題] 然而,上述CSP構造的半導體裝置中,在實現三次元 裝配構造上必須考量以下各點。 本^張尺度適用中國"i家標準(CNS)A4規格⑽x 297公互 — ’ 1 312368 (請先閱讀背面之注音?事項再填寫本r) -------訂---------線· 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 588577 A7
(1) 如刖面所述,配設於雷攸A 又於電路基板上的端子或 引出的電路間距有愈狹窄的傾,,攸忑端子 、 由規格的薄膜~ 形成。在該構造薄膜的端子形成 溽膜所 丁I烕為了多層推積裸 封裝體的連接用電極,例如^ ^ 乃次疋 具有mm規袼厚度的銲錫球 時,因熱循環產生的應力會隼中太 霄栗中在端子與連接用電極之間 的連接部分’而使該連接部分破户 , 1刀破才貝。如此’可能造成電導 通不良’故難以實現三次元裝配構造。 (2) 另-方面,為了防止端子與連接㈣極之間的連接 部分受到破損而將端子的膜厚增加,則將使端子或是電路 的微細加工困難,而難以實現半導體裝置的小型化。 ⑺要在多層推積裸晶片、以及多層推積封裝體則在 上下裸晶片之間或是上下封裝體之間必須重新配設定位部 材。如此’必須增加對應於定位元件的件數、或是必須變 更對應於定位元件的構造,使得構造本體複雜化,而難以 實現半導體裝置的小型化,或是難以實現三次元裝配構 造。 (4)再者,單純地增加零件數,或變更構造本體,將使 半導體裝置的製程(組裝程序)數增加。製程數增加會招致 製造成本、生產成本等的增加,而造成製造上成品率下降。 本發明係為了解決上述課題而研發。因此,本發明之 目的在於提供一種可實現端子的微細化和多端子化來達到 裝置的小型化,並實現三次元裝配構造之電路基板。 本發明之其他目的在於提供一種可實現端子的微細化 和多端子化來達到裝置的小型化,並實現三次元裝配構造 (請先閱讀背面之注意事項再填寫本頁) -I— mmmt n tmmm I 一 · mm · w· avav mm·窗 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 3 312368 588577 A7 五、發明說明(4 ) 之半導體裝置。 再者’本發明之其他目的在於提供一種可 之電路基板的製造方法。尤其, 程數 ^ ^ 本發明之目的在於提供一 種電路基板的製程,該製程藉 ’、 猶田I程數的減少,可減少製 每、生產成本等,並提升製造上的產能利用率。 [解決問題之方案] 為了解決上述課題,本發明之第1特徵的電路基板係 具備:表面導體層、在該表面導體層的裏面,電連接於表 面導體層之複數個埋設導體、以及具有與表面導體層裏面 相接之第1主表面以及與第1主表面相對之第2主表面並 與埋設導體側壁相接而形成的絕緣性基材。「表面導體層」 係經由圖案化,在絕緣性基材之第i主表面的電路領域中」 形成電路、端子等,並可在半導體元件搭載領域中形成電 極邛以便與裸晶片之銲片、封裝體的端子電連接。 本發明之第1特徵中,絕緣性基材係與埋設導體的底 面相接而形成。最好該底面與絕緣性基材第2主表面之間 的距離係1/zm以上50//m以下。藉由選定1//m以上5〇 以下的厚度,使後來的研磨製程簡單化。或是,本發 明之第1特徵中,絕緣性基材也可以從埋設導體的底面露 出而形成。此時,絕緣性基材的第2主表面與埋設導體的 底面也可以是同一水平面。相對於絕緣性基材的第2主表 面,埋設導體的底面也可以突出。 本發明之第2特徵的電路基板係具備··具有電路領域 以及半導體元件搭載領域之絕緣性基材、在電路領域中, (請先閱讀背面之注意事項再填寫本頁)
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n ·ϋ ·ϋ ϋ ϋ ϋ^OJI II *^1 1__1 ϋ ^1 I 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 312368 Α7 五、發明說明(5 ) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 從絕緣性基材的第1主表面連通至第2主表面之連接孔、 义及在絕緣性基材的第表面中,一端與連接孔相連 接,另-端位於半導體元件搭載領域内之電路層。在此,「電 路領域」以及|導體元件搭載領域」係平面上(空間上) 不同位置的領域。例如,有可能是以「電路領域」挾著「半 導體元件搭載領域」之平面位置,或是以「電路領域」中 包圍半導體70件搭載領域」之平面配置等。第1主表面 =及第2主表面係彼此相對(反)的2個主表面有著一面 若是表面,另一面則是裏(反)面的關係。「連接孔」可具有 連通孔(via hole)之功能’其在絕緣性基材的第】主表面的 ,路層與配設於第2主表面侧之其他半導體裝置(元件)或 是其他電路基板的端子、電極等之間經由埋設導體形成電 連接亦即,在二次元裝配等中積層複數個電路基板時適 合使彼此電連接<連接孔。該「連#孔」彳以配置於電路 領域,也可以配置於半導體元件搭載領域。「電路層」在絕 緣性基材第1主表面的電路領域中形成電路、端子等,並 可在半導體元件搭載領域中形成電極部以便與裸晶片之銲 片及封裝體的端子等電連接。再者,本發明第2特徵的電 路基板包含:印刷電路基板、積體電路用基板、液晶顯示 裝置用基板(例如透明玻璃基板)、使用於MCM構造之半導 體裝置的電路基板、使用於CSP構造之半導體裝置的電路 基板等。 本發明第2特徵的電路基板中,在連接孔内也可具備 未到達絕緣性基材的第2主表面而埋入且與電路層的一端 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 5 312368 588577 A7 B7 五 發明說明(6 ) 電連接之埋設導體。在本發明第2特徵的電路基板中,由 於可利用埋設導體來彌補在電路層之電路領域的膜厚,故 (請先閱讀背面之注咅?事項再填寫本頁) 可提高電路層之電路領域的機械強度,並防止該領域的破 損。再者,由於電路層的膜厚係由埋設導體來彌補,故可 使電路層的電路領域的膜厚薄膜化,使微細的圖案容易形 成。因此,可實現電路、端子等的微細化或是端子的多端 子化、端子間距的狹窄化。其結果,可實現電路基板的小 型化。 再者,根據本發明第2特徵之電路基板,可利用連接 孔在二次元裝配構造中作為必要的定位孔。因此,不必增 加零件數,此外,不需複雜的構造,即可形成定位部。也 可具備在連接孔内露出之電路層的裏面選擇性所形成的金 屬薄膜來代替埋設導體之使用。 本發明第3特徵的電路基板係具備:具有電路領域以 及半導體元件搭載領域之絕緣性基材、在電路領域中,從 絕緣性基材的第1主表面貫穿至第2主表面而設置的埋設 導體、以及在絕緣性基材的第丨主表面中,一端與埋設= 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 體相連接,另-端位於半導體元件搭載領域内之電路層又。 在此,「電路領域」以及「半導體元件搭載領域」係如第2 特徵的定義所述,係平面上(空間上)不同位置的領域。「埋 設導體」可以配置於電路領域,也可配置於半導體元件搭 載領域。可使用剖面形狀為圓形、矩形(方形卜5角形以上 之多角形等柱狀金屬來作為埋設導體。「電路層」係: 特徵所述,在電路領域中形成電路、 _____ ,丁寻,並可在半導 本紙張尺度適用中國國家標準(CNS)A4規格"(210 X 297公爱) 6 312368 588577 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 7 A7 五、發明說明(7 體儿件搭載領域中形成電極部以便與裸晶片之銲片、包封 體的端子等電連接。 再者,本發明第3特徵的電路基板包含:印刷電路基 板、積體電路用基板、液晶顯示裝置用基板(例如透明玻璃 基板)、使用於MCM構造之半導體裝置的電路基板、使用 於CSP構造之半導體裝置的電路基板等。這些電路基板 中,由於可利用埋設導體來彌補在電路層之電路領域的膜 厚’故可提高電路層之電路領域的機械強度,並防止該領 域的破損。再者,由於電路層的膜厚係由埋設導體來彌補, 故可讓電路層的電路領域的膜厚薄膜化,使微細的圖案容 易开>/成因此,可實現電路、端子等的微細化或是端子的 多端子化、端子間距的狹窄化。其結果,可達成電路基板 的小型化。此時,絕緣性基材的第2主表面與埋設導體的 底面也可以是在同一水平面,此外,相對於絕緣性基材的 第2主表面’埋設導體的底面也可以突出。 再者在本發明第2以及第3特徵的電路基板中,也 可形成電極部電路層之另-端側(半導體元件搭載領域)的 膜厚變厚。由此’透過面朝下(翻倒晶片ehip)之方式 可直接將裸晶片之銲片連接在該電極部。亦即,在電路層 另:端側的電極部與裸晶片的銲片之間的電連接,由於可 沿著裸晶片的表面、側面以及第2主表面形成迁迴地連接 路徑,故在裸晶片的大小範圍内可進行雙方的連接,並實 現電路基板的小型化。 纟發明第4特徵的半導體裝置係具備:具有電路領域 本I張&W欄祕準(⑽㈣χ视公餐) 312368 --------------------訂---------. (請先閱讀背面之注音?事項再填寫本頁) 588577 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 五、發明說明(8 以及半導體元件搭載領域之第1絕緣性基材、在電路領域 中,從第1絕緣性基材的第i主表面連通至第2主表面而 設置的第1連接孔、在第1絕緣性基材的第1主表面中, 一端電連接於第1連接孔,另一端位於半導體元件搭載領 域内之第1電路層、以及在半導體元件搭載領域中,連接 於第1電路層之第1半導體元件。在此,「半導體元件」至 少包含··裸晶片、以及在内部含有裸晶片之封裝體。「第^ 連接孔」與第2特徵相同,可以配置於電路領域,也可配 置於半導體元件搭載領域。 在本發明第4特徵的半導體裝置中,與本發明第2特 徵之電路基板所得到的效果相同,可防止電路層之電路領 域的破損,可使電路層的電路領域的膜厚薄膜化,以實現 電路、端子等的微細化或是端子的多端子化。此外,將複 數個電路基板推積時,不需複雜之構造,即可形成推積時 的定位部。因此,可達成適用於三次元裝配之半導體裝置。 本發明第5特徵的半導體裝置係具備··具有電路領域 以及半導體元件搭載領域之第i絕緣性基材、在電路領域 中’從第1絕緣性基材的第U表面貫穿至第2主表面而 設置的第1埋設導體、在第丨絕緣性基材的第i主表面中, -端電連接於第!埋設導體,另一端位於半導體元件搭载 領域内之第i電路層、以及在半導體元件搭载領域中,連 接於第1電路層之第1半導體元件等。係如第4特徵所述, 「半導體件I至少包含:旗曰ti % 」 裸明片、以及在内部含有裸晶 片之包封體。「第丨埋設導體」與第3特徵相同,可以配置 312368 --------tl----- (請先閱讀背面之注意事項再填寫本頁) 588577 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製
五、發明說明(9 ) 於電路領域,也可配置於半導體元件搭載領域。 在本發明第5特徵的半導體裝置中,與本發明第3特 徵之電路基板所得到的效果相同,可防止電路層之電路領 域的破損,可使電路層的電路領域的膜厚薄膜化,以實現 電路、端子等的微細化或是端子的多端子化。 在本發明第4以及第5特徵的半導體裝置中,在電路 基板的電路層一端側具有膜厚較薄之電路部以及端子部, 而在電路層的另一端側則具有膜厚較厚之電極部,可使半 導體元件的銲片電連接於配線層之電極部。藉由在電路層 具備臈厚較薄之電路部、端子部以及膜厚較厚之電極部, 可得到與本發明第2以及第3特徵的電路基板所得到的相 同效果。 在本發明第4特徵的半導體裝置中,若具備:在電路 基板第1電路層的電路領域上所配置的基板間連接元件、 具有將該基板間連接元件埋入之第2連接孔之第2絕緣性 基材、在該第2絕緣性基材的第!主表面中,一端電連接 於第2連接孔而另一端位於半導體元件搭載領域内之第2 電路層、以及在半導體元件搭載領域中,連接於第2電路 層之第2半導體元件等,即可構成三次元裝配構造。當然, 一第連接孔」可以置於電路領域,也可配置於半導體 元件搭載領域。在此,「基柘門 — 板間連接疋件」至少包含··由導 電性材料構成的凸塊、銲錫球、金(Au)凸塊、銲錫糊質、 $方性導電料。如此,在本發明第4特徵的半導體裝置 中’透過使用連接孔内的埋 U_____ ^。又導體與基板間連接元件,分 本紙張尺度刺中關家標準(CNS)A4規格⑵〇 x 29_7公餐T 9 312368 (請先閱讀背面之注意事項再填寫本頁) ϋ _|_1 ιϋ 1_· 1_1 Βϋ ϋ 一 口、I I ·ϋ ϋ n · 588577 經濟部智慧財產局員工消費合作社印製 10 A7 五、發明說明(10 別將具有半導體元件之複數個電路基板朝基板厚度方向複 數推積’來達到高裝配密度化。 或是’在本發明第5特徵的半導體裝置中,也可由·· 配置在電路基板第1電路層的電路領域上的基板間連接元 件電連接於該基板間連接元件之第2埋設導體、至少將 該第2埋設導體埋入之第2絕緣性基材、在該第2絕緣性 基材的第1主表面中,一端電連接於第2埋設導體而另一 端位於半導體元件搭載領域内之第2電路層、以及在半導 體凡件搭載領域令,連接於第2電路層之第2半導體元件 等來構成三次元裝配構造。#然,「第2埋設導體」可以配 置於電路領i或,也可配置於丨導體元件㈣領域。 再者,上述之情形係為了力求簡單化而只說明部分2 層構這,但在本發明第4以及第5特徵的半導體裝置中, 也可適用於3層、4層、……等構造。如此,由於使用基 板門連接元件分別將具有半導體元件之複數個電路基板朝 基板厚度方向推積所要的數量,故可達到高裝配密度化。 一本發月第6特徵之電路基板的製造方法係具備··⑴ 在裏面導體層上方形成表面導體層之製程、⑺選擇性地將 部分裏面導體層除去,而形成埋設導體之製程、⑺至少將 裏面導體層的周圍包覆,而將絕緣性基材連接至表面導體 層的形成製程、(4)選擇性地將表面導體層之一部分變薄之 製程、(5)將埋設導體之一部分朝膜厚方向除去之製程、以 3)1 選擇性變薄之表面導體層之一部分圖案化,以形成 端子部之工程。在此,⑷之選擇性地將表面導體 M氏張尺度適用i國家標準(cns)A4 £iTT10 x 297公餐)- 312368 --------tT----- (請先閱讀背面之注意事項再填寫本頁) 588577 A7
五、發明說明(11 ) 經濟部智慧財產局員工消費合作社印製 312368 層之一部分變薄之製程與⑺之將埋設導體之一部分朝膜 厚方向除去之製盘可π性、 -邱八°藉()之將襄面導體層之 、擇性地除去來圖案化之製程,使埋設導體被圖荦 化成柱狀或是突起狀。在此(3)之製程中的「至少包覆被周^圍案 曰=埋:導體時’也可使埋設導體從絕緣性基材露出 ==即,在(3)之製程中,絕緣性基材可包覆埋設 的側壁面之一部分,也可包覆埋設導體的全部側壁 絕緣性基材可完全地包覆埋設導體,包括埋設 等體的底面。 在本發明第6特徵之電路基板的製造方法中 時進行(4)之製程與(5)之製程,則可削減製程數。伴隨著電 路基板之製程數的削減,可提升製造上成品率。此外,可 減v製k成本、生產成本等。再者,本發明第6特徵之電 路土板的製以方法中,將披覆被圖案化之埋設 絕緣性基材作為光罩,可將圖案化之埋設導體之一部= 、厚方向除去’因而相當於形成光罩(形成於電路基板的第 2主表面侧的光阻膜)之製程’故可削減電路基板的製程 數。 一在本發日月帛6特徵之電路基板的製造方法巾,⑴之在 裏面導體層上方形成表面導體層的製程最好由:在裏面導 體層上形成钱刻阻止層之製程、以及在前述姓刻阻止層上 形成表面導體層之製程等所構成。在此,「_阻止層」係 由進行裏面導體層的姓刻時,比裏面導體層姓刻速度還慢 之材料所構成。而且,該「餘刻阻止層」在進行餘刻阻止 本紙張尺度;中國國家標準(CNS)A4規格⑽χ 缺--------訂---------線 (請先閲讀背面之注意事項再填寫本頁) 588577 A7 五、發明說明(U ) 層的钱刻時’係同時滿足表面導體層之餘刻速度比餘刻阻 止層的姓刻速度還慢之條件的材料。此時,㈣導體層與 裏面導體層可由相同材料構成。例如,若是餘刻阻止層係 使用鎳(Ni)薄膜,而裏面導體層以及表面導體層則使用銅 (Cu)薄膜或是含有適度添加物之鋼合金薄膜,則可得所要 之蝕刻選擇比。 如以上所述之構造,藉由在裏面導體層與表面導體層 之間隔著姓刻阻止層,可分別將裏面導體層與表面導體層 以適當的膜厚獨立地圖案化。具體地說,為了實現微細化 或是多端子化,必須設定電路層的膜晟 嗎与較溥,雖然為了製 造膜厚而設定埋設導體的膜厚較厚,但由於隔著姓刻阻止 層’無須損壞表面導體層,即可將襄面導體層依特定的护 狀圖案化並形成埋設導體。 7 [發明之實施型態] 其次,參照圖示,依照本發明第i 乃至第5實施型態 來說明本發明之電路基板、半導體奘w ^ ^ 衣罝、及其製造方法。 在以下的圖示記載中,相同或類似的邱八 司刀標注同一或類似 的符號。但是,圖示係以模式化表示, 肩留思厚度盘平 面大小的關係、以及各層的厚度比率蓉盥 一 /、貫際袭置不同。 因此,具體的厚度或大小必須斟酌以下的 的說明來判斷。扑 外’也含有在圖示之間彼此的大小關係咬 分。 4 平等不同之部 (第1實施型態)
[電路基板以及半導體裝置的基本構造J 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) n 312368 V} Λ 經濟部智慧財產局員工消費合作社印制取 A7 五、發明說明(I3 ) 孫Λ I帛1圖所不’本發明第1實施型態之半導體裝置 的I路基板1上安裝半導體元件2之CSP構造所構成 的0 ㈣ 爾 % 4 電路基板1具有雷 1Λ0 y 有電路領域101以及半導體元件搭載領 - ’係具備:在電聪 ^ u 牡冤路領域101具有從第1主表面(第1
圖上側)連通至過第2 t I ^ ^ ,尥第2主表面(第1圖中下側)之連接孔11 之絕緣性基材1 〇、揀 ^ 1Λ . ^ 於連接孔11内而未到達絕緣性基 材10的第2主表面的埵执 里叹導體12、以及在絕緣性基材10 、 表面中有一端電連接於連接孔u内的埋設導體 而另-端延伸至半導體元件搭載領域102之電路層"。 元养所不’電路領域1G1配置於平面上以包圍半導體 =領域102。亦即,電路領域101係電路基板Μ 周邊部伤領域,而半導體 干等骽疋件搭載領域102則係電路基板 1的中央部份領域。接菩, I者第1實施型態之半導體裝置在 丰導趙疋件搭載領域102搭載半導體元件2。亦即,半導 體疋件2在半導體元件搭載領域102中連接於電路層14。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 材㈣1G係具有絕緣性之電路基板1的基材(母 _ …、’、平面形狀並非只限於這種形狀,但如第2圖所 :;絕緣性基材1〇的平面形狀基本上係由與半導體元件2 的平面形狀相似之方形所構 於實用的絕緣性樹脂。 絕緣性基材1〇可使用合 連接孔11藉由在其内部所埋入的埋設導體,在電 土板1的第1主表面電路層14與電路基板1的第2主表 面側未1 示之其他裝置,例如另外的電路基板】(參照後述 本紙張尺度_ ?關家鮮(CNS)A4祕(21〇T^7^i" 13 312368 588577 A7 五、發明說明(Μ ) 之第19圖)之間當作電連電的連接孔來使用。雖然其平面 形狀並非只限於這種形狀,但如第2圖所示,連接孔“ 的平面形狀(開口形狀)係由圓形構成。另外,連接孔u的 平面形狀也可以使用矩形(方形)、5角形以上之多角形等。 再者,由於在連接孔U内在絕緣性基材1〇之第丨主表面 部分配設埋設導體12並使該埋設導體未達到第2主表面, 故連接孔11即由其内壁面與從電路基板i的第2主表面朝 向第1主表面側升高底部之埋設導體12的第!主表面構成 凹形空隙部(定位部)110。該空隙部(定位部)11〇可作為將 電路基板1(第1電路基板la)與其他電路基板(第i電路基 板lb)多層推積之定位用空間而使用(參照第19圖)。 經濟部智慧財產局員Η消費合作社印制衣 埋設導體12備有電極(端子)功能,以電連接於配設在 電路基板1的第2主表面侧的其他電路基板,且還具備在 電路基板1的電路層14與其他電路基板之間電連接的連接 孔電路(牙孔電路或連通孔電路)功能。此埋設導體丨2彌補 電路基板1的第1主表面中電路層14(特別是端子部14Λ) 的臈厚以增加機械強度,並且形成在電路基板1的第2卞 表面中作為與其他電路基板推積的定位部11〇之凹部形 狀。亦即,埋設導體12基本上係由比絕緣性基材丨〇的1 度還薄之膜厚構成’但為了提高機械強度,其膜厚最好比 電路層14的膜厚還厚。而埋設導體12可使用導電性彳丨· 例如50/zm至60/zm,最好是55//ηι膜厚的鋼(Cu)薄脒成 是含有適度添加物之銅合金薄膜。
電路層14在一端側具有膜厚較薄之端子部14A以麾I 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 14 JOOO / / A7 五、發明說明(I5 ) 從端子部14A引出之電路部14B, 孑卹1 而在另一端側則具有端 Μ "及與電路部叫目比膜厚較厚之突起狀電極部 一心些端子部14Α、電路部14Β以及電極部Μ構成 1’由同一導電材料所形成。端子部14A以及電路部14B 配-於電路基板i的電路領域1〇1。電路領域ι〇ι延伸至 +導體元件搭載領域1G2,*電極部14C則配㈣半導體 兀件搭載領域102。端子部14A係電連接於埋設導體12 電路部⑽在端子部14A與電極部14c之間形成電連接 電極部i4C在與配設於半導體元件(半導體晶片)2的元件 形成面側(第i圖中之下側)之銲片2Q之間形成電連接 在夺發明第i實施型態中,半導體元件2係在單結晶 基板(石夕單結晶晶片)的表面部將主動元件、被動元件等積 虹電路化之半導體晶片。第丨圖中,半導體元件(半導體… 片)2係裸晶片,係未以樹脂封裝體等材料將整體模製之肜 心而成。在半導體元件(裸晶片)2的表面配設複數個銲片 (bonding pad)20。這些複數件銲片2〇係作為在主動元件 被動元件等構成的積體電路與電路層14的電極部14C之 間的電連接之用。 具體地說,複數個銲片20,係分別連接於形成在半琴 體元件(半導體晶片)2的元件形成面約⑺〜㈤^至ΐχ cm左右的摻雜了施體((|〇η〇Γ)或受體之複數 個咼不純物密度領域(源極領域/汲極領域、或是射極領域 集極領域等)等。而且,為了與該複數個高不純物密度領S 形成電阻接觸(ohmic contact),形成有由鋁(a〇、或是紹名 (請先閲讀背面之注意事項再填寫本頁) -------訂---------線一 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 15 312368 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 16 588577 A7 _____B7_____ 五、發明說明(16 ) 金(Al-Si、Al-Cu、Al-Cu - Si)等金屬構成的複數電極層。 並且,在該複數電極層上部形成氧化膜(Si〇2)、PSG膜、 BPSG膜、氮化膜(Si3N4)、或是由聚亞醯胺膜等構成的鈍 化膜。而且,在鈍化膜之一部分設置複數個開口部(窗部) 以露出複數電極層’而構成複數個銲片20。或是,以複數 電極層和金屬電路所連接作成之另外之金屬圖案,來形成 複數個銲片20亦可。此外,若是m〇SFET等電晶體之情 形’也可在多晶矽閘極形成鋁(A1)、或是鋁合金(Ai一Si、 A1 - Cu、Al—Cu—Si)等金屬構成的複數個録片2〇。或是,也 可經由連接於複數個多晶矽閘極的閘極電路等複數支信號 線,來設置其他複數個銲片20。也可以是由鎢(w)、鈦(Ti)、 鉬(Mo)等高融點金屬、這些金屬矽化物(WSi2、Ti Si J等,或是使用這些金屬矽化物之多晶矽化金屬等構成 閘極電極,來代替由多晶矽構成的閘極。其次,如第!圖 所不,以配設積體電路的表面部向下側之面朝下(翻倒晶片) 方式將半導體元件(半導體晶片)2安裝在電路基板i的表 面上。在翻倒晶片構造的情況下,這些銲片2〇不需配置在 半導體元件(半導體晶片)2的周邊部。電路層14,與埋設 導體12同樣,在導電性佳、膜厚更厚之電極部μ上可 使用例如30/zm至40//m,最好是35/^膜厚的銅薄膜。 係如第2圖所示,在本發明第!實施型態中,複數個 電極部14C的平面大小設定較複數件帶狀電路部刚寬度 還小。如此,該電路基板!於將半導體元件2的多數鲜片 2 0配置成多端子狹窄間距的面陣列型時非常有效 本紙張尺度適用中國國家標準(CNS)A4規格⑵〇T297公髮 312368 ------------裝--------訂--------- C請先閱讀背面之注咅?事項再填寫本頁} 588577
經濟部智慧財產局員工消費合作社印製 另外,連捿孔11内之埋設導體12與電路層14的端子 郤14A之間,至少在埋設導體12(以及電路層14)之間,配 設具有導電性且具有適度的蝕刻選擇比之蝕刻阻止層13 被配設。在該儀刻阻止層13上可使用1心至〇·3 _,最 好是〇.2em臈厚的鎳(Ni)薄膜等。 要安裝半導體元件2時,可使用異方性導電材料3, 以使複數個銲片20與複數個電極部14C之間作成電導 通,而在其以外的領域上則確保絕緣性的狀態下,黏著半 導體元件2 $方性導電材3係在^樹脂或環氧樹脂等絕 緣性樹脂中分散金(Au)、銀(Ag)、鎳(Ni)、或是鈦•鎳合 金(Ti-Ni)等金屬粉末來構成。異方性導電材3由於僅在施 加應力的情形下具有導電性之異方性,故僅在靠近複數件 電極部14C附近才具有導電性。 如以上所說明,在本發明第1實施型態之電路基板j 上,由於可利用在連接孔11内所埋入的埋設導體12彌補 在電路層14的電路領域1〇1處之端子部14八的膜厚(可增 加表觀上的膜厚(aPParent thickness)),故可提高端子部 14A的機械強度,並防止該領域的破損,尤其是與基板間 連接部6(參照第19圖。)之間的破損。再者,由於端子部 14A的膜厚係由上述之埋設導體12來彌補,故可將電路層 14的電路領域101處之端子部14A以及電路部i4B薄膜 化,並實現端子部14A以及電路部14B等的微細化,或是 端子部14A的多端子化。 再者’在本發明第1實施型態之電路基板1上,由於 ------------^^震--------訂--------- (請先閱讀背面之注咅?事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 17 312368 588577 A7 --~B7 —__ 五、發明綱(18 ) ~"" '~ -- (請先閱讀背面之注意事項再填寫本頁) ==層14的-端側(電路領域101)備有膜厚較薄之端子 ⑽以及電路冑⑽,故可實現端子部“a和電路部⑽ 二 1距狹窄化以及端子部14A的多端子化,並達成電路基 —的小型化。再者,由於在電路層14的另一端側(半導 體疋件搭載領域1〇2)備有膜厚較厚之電極部⑽,故在電 P C可透㉟面朝下鲜接之直接地連接半導體元件 2(裸s曰片)的銲片2G。亦即,在電極部㈣與銲片2〇之間 的電連接上,由於沿著半導體元件2的表面、側面以及裏 面形成迁迴連接路#,故可在半導體元件2的大小範圍内 進行雙方的連接,並實現電路基板1的小型化。 經濟部智慧財產局員工消費合作社印製 再者’在本發明第1實施型態之電路基板1可得到, 與上述電路基板1相同的效果,可防止在電路基板1的電 路層14的電路領域1〇1處之端子部14A的破損,可使電 路層14的電路領域1〇1的膜厚薄膜化,實現端子部i4A、 電路部14B等的微細化,或是端子部14A的多端子化,且 不需複雜之構造即可形成定位部n〇。因此,如第19圖所 不’可實現適用於三次元實裝構造之半導體裝置。第19 圖係本發明具有三次元裝配構造之半導體裝置的概略模式 剖視圖’係對應於在第1圖所示之半導體裝置疊層基板間 連接元件6而成之積層構造。 亦即’第19圖中,下層的第1電路基板ia具有電路 領域l〇la以及半導體元件搭載領域i〇2a,而且具備:在 電路領域101a具有第1連接孔na從第!主表面連通至第 2主表面之第1絕緣性基材1〇a、在第i連接孔lla内所埋 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公餐) 18 312368 588577 A7 五、發明說明(I9 ) (請先閱讀背面之注意事項再填寫本頁) 入的第1埋設導體12a、以及在第1絕緣性基材10a的第J 主表面中一端與第1埋設導體12a電連接而另一端延伸至 半導體元件搭載領域l〇2a之第1電路層14 a等。並且, 下層的第1半導體元件2a的銲片20在半導體元件搭載領 域102a中連接於第1電路層i4a的電極部14C。 接著’在第1電路基板la的電路領域1〇1&配置基板 間連接元件6,與該基板間連接元件6電連接第2電路基 板lb的第2埋設導體12b。可使用銲錫球、金(Au)凸塊、 銀(Ag)凸塊、銅(Cu)凸塊、鎳/金(Ni- Au)凸塊、或是鎳/金 /銦(Ni-Au· In)凸塊等作為基板間連接元件銲錫球可使 用直徑100" m乃至250 " m、高度50" m乃至2〇〇" m的 錫(Sn):鉛(Pb)=6: 4的共晶銲錫。或者也可以是Sn: pb = 5 : 95等其他組成的銲錫。 經濟部智慧財產局員工消費合作社印製 該上層的第2電路基板lb與下層的第1電路基板la 基本上係同一構造。亦即,第2電路基板lb也具有電路領 域ioib以及半導體元件搭載領域102b。並且,在第2絕 緣性基材1 Ob的電路領域1 〇 1 b上,形成第2連接孔11 b 從第1主表面連通至第2主表面。在該第2連接孔nb内 埋入第2埋设導體12b。如後述之製程,第2連接孔ub 底部附近的空隙部構成定位部11〇b。將基板間連接元件6 放入於該定位部11 〇b的内部,故可自動地進行上下第j 電路基板la與第2電路基板ib之間的定位。第2埋設導 體12b在第2絕緣性基材1 〇b的第1主表面連接於第2電 路層14b。而該第2電路層i4b的另一端延伸至半導體元 19 312368 本ϋ瓦度適用中國國家標準(CNS)A4規格(210 X 297公f ) 588577 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(2〇 ) 件搭載領域102b。並且’第2半導體元件2 在半導體元件搭載領域102b中連接於第2 片= 極部14C。 曰的電 要裝配第1半導體元件2a以及第2半導體元件, 分別使用可在銲片2〇a、2〇b與第1電路層14a、第2雷路 層14b之間導電之異方性導電材“、讣。 電 第19圖中雖然顯示2件第1電路基板la、第2電路 基板lb之推積構S,當然也可構成第3電路基板、第* 電路基板......等多層推積之三次元裝配構造的半導體裝 置。於是,根據本發明第i實施型態之半導體装置,由於 基板間連接元件6之使用,可分別將具有第i半導體元件 2a、第2半導體元件2b、第3半導體元件……等的複數個 (多數的)第1電路基板la、第2電路基板lb、第3電路基 板……等藉由基板間連接元件6朝基板厚度方向複數推土 積,可實現高裝配密度化之三次元裝配構造。此外,如第 19圖所示,利用連接孔(11)llb而僅在連接孔u内的表面 部分配設埋設導體(12)12b,藉由在第2主表面側設置埋設 導體(12)12b的空隙部來形成凹部作為三次元實裝構造上 所需要之定位部110(110b)。因此,不需增加零件數,此外, 不需複雜的構造,即可形成定位部ll〇(110b)。 [電路基板的製造方法] 其次’使用第13圖乃至第15圖來說明本發明第1實 施型態之電路基板1的製造方法。 (1)如第3圖所示,在包含電路領域ιοί以及與該電路 -----------裝--------訂---------線 (請先閱讀背面之注咅?事項再填寫本頁) 本紙張瓦度適用中國國家標準(CNS)A4規格(210 X 297公釐) 20 312368 588577 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(21 領域101不同之半導體元件搭載領域】02b的範圍中在襄 面導體層120上隔著制阻止層13形成表面導體層⑽, 並具備··裏面導體層12〇、㈣阻止層13以及表面導體声 14〇等3層的金屬積層體。裏面導體層⑶係用來形成埋 設導體在該襄面導體層12〇可使用例如:心 心’最好是65/zmA右膜厚的㈣料。表面導體層⑽ 係用來形成電路層14,亦即端子部14A、電路部i4B以及 電極部14C,該表面導體層副可使用例如:心Μ" 最好是35/im左右膜厚的鋼薄膜等。黏著飯刻阻 止層13可使用iem至〇 3//]11,最好是 ⑽)薄膜等。 最好疋〇·_膜厚的鎳 (2)在晨面導體層12G的表面(第3圖中,裏面導體層 12〇的下面)上塗上光阻媒’在該光阻膜進行曝光處理:及 顯像處理,#由光阻膜來製成钱刻光罩(未圖示)。蝕刻光 罩為正型光阻膜時,會包圍裏面導體層12〇的電路領域丨〇】 的連接孔11的形成預定領域,而不會包圍其以外的領域。 使用由光阻膜構成之钱刻光罩’在半導體元件搭載領域 102上透過蝕刻將裏面導體層120去除,係如第4圖所^, 在電路領域HH從殘存的裏面導體層12〇形成複數個柱狀 (突起狀)埋設導體12(突起電極)。形成埋設導體12時裏 面導體層120的半導體元件搭載領域1〇2的蝕刻量係經由 蝕刻阻止層13來控制,在與蝕刻閥層"相隔的界面上可 確實地去除裏面導㈣12〇的半導體元件搭載領域1〇2。 待形成埋設導體12後,將蝕刻光罩除去(讓光阻臈剝離) 本乡氏張尺度適用中國國家標準(CNS〉A4規格(210 X 297公餐 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 588577 A7
·裝--------訂---------線 (請先閱讀背面之注咅?事項再填寫本頁) 刈8577 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(23 ) 如此形成緣性基材H)〇 ’而以絕緣性樹脂包圍埋設導體12 的周圍(半導體το件搭載領域1〇2)。由於以平坦化材料16 的shiny面接觸絕緣性基材i 〇〇的表面,故可將埋設導體 12上的緣性基材1〇〇向周圍平滑地擠出。 (6) 然後,如第8圖所示,將平坦化部材16去除。如 刖所述由於使平坦化材料16的shiny面接觸絕緣性基材 100的表面,故從絕緣性基材100的表面可平滑地剝離平 坦化材料16。第9圖係完全去除平坦化材料16狀態的絕 緣性基材1〇〇。亦即,第9圖中,具有:與表面導體層14〇 的裏面相接之第1主表面以及與第i主表面相對(反)之第2 主表面,與埋設導體12的侧壁相偕所形成的絕緣性基材 100。該絕緣性基材1〇〇係與埋設導體12的底面相接而成。 其結果,如前所述,底面與絕緣性基材1〇〇的第2主表面 之間的距離t在lam以上5〇 am以下。藉由選定以 上50 // m以下的厚度,得使以下說明之研磨製程簡單化。 (7) 如第10圖所示,將絕緣性基材1〇〇的表面研磨致 使埋設導體12的表面露出為止,並去除絕緣性基材1〇〇 的絕緣性樹脂以及填充於該絕緣性樹脂的填料,在表面導 體層140可形成從被研磨的絕緣性基材1〇〇包圍埋設導體 12周圍之絕緣性基材1〇。研磨係用以下之方式來進行。首 先,在表面導體層140側塗敷能在低溫溶融固化的黏著材 料,將固化黏著材料之面固定於台板。對與該台板呈高度 平行度之轉動盤上注入特定量之研磨劑,並使台板朝向轉 動盤下降。在施加14.7kPa荷量的狀態下使轉動盤轉動, 裝--------訂---------線 (請先閱讀背面之注咅?事項再填寫本頁} 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 23 312368 588577 A7 —丨_ ______B7 ____— 五、發明說明(24 ) 經過約1 5分鐘後進行研磨。在此條件下可使埋設導體12 的表面露出。其結果,絕緣性基材10已使埋設導體12的 底面露出。 (請先閱讀背面之注意事項再填寫本頁) (8) 然後’在表面導體層140的表面(第u圖中,表面 導體層140的上面)塗上光阻膜。在該光阻膜進行露光處理 以及顯像處理,如第11圖所示,以製成由光阻膜構成之餘 刻光罩145。該蝕刻光罩145會包圍表面導體層14〇的半 導體元件搭載領域102的電極部14C的形成預定領域,而 不會包圍其以外的領域。光阻膜可使用日立化成工業株式 會社製,商品名光阻Hi-RC或曰本合成化學工業株式會社 製,商品名光阻401y25等。在後者4〇ly25的情形中,以 滾塗溫度110°C、滾塗速度〇.6m/min的條件塗上光阻膜(分 層)。曝光處理以累計曝光量約8〇mj/cm 2的曝光條件印製 電極部14C的圖案像。顯像處理以碳酸鈉溶液、或是氫氧 化四甲基銨溶液進行顯像。完成顯像處理後,在蝕刻光罩 145以l〇〇mj/cm2至3〇〇mJ/cm2的曝光量進行後曝光,可使 餘刻光罩145的密著性更加牢固。 經濟部智慧財產局員工消費合作社印制衣 (9) 使用蝕刻光罩145進行半蝕刻(half etching),以使 表面導體層140的電路領域1〇1選擇性變薄。由此,如第 12圖所不’形成局部性的臈厚便薄之表面導體層,而 在以蝕刻光罩145覆蓋之表面導體層14〇的殘留部分上形 成膜厚較厚之電極部14C。亦即,電極部i4C保留表面導 體層140原有的膜厚,而形成厚度膜厚,使已進行 選擇性半腐蝕之表面導體層141的膜厚則變成較薄之1〇以 24 312368 I紙張尺錢时_家鮮(CNS)A4娜( - 588577 A7 五、發明說明(25 ) (請先閱讀背面之注意事項再填寫本頁) 瓜至Hem左右。在此,在埋設導體12的襄面(底部)上並 未形成蝕刻光罩。亦即’埋設導體12的裏面(底部)成為從 絕緣性基材1G露出之狀態’將絕緣性基材1()當作蚀刻光 罩來使用,以蝕刻將埋設導體12的膜厚方之一部分向同時 去除。藉由㈣導體12的㈣刻,埋設導體12在連接孔 11内底部’可形成由連接孔U的内壁面與埋設導體。的 裏面(底部)所生成之凹狀定位部11〇。進行上述半蝕刻時將 主成分為硫酸、過氧化氫所構成的溶液當作蝕刻液來使 用。詳細地說,可將三菱氣體化學社製化學研磨液、商品 名SE-07、商品名CPE_75〇、商品名cps、或是其混合液°口 當作姓刻液來使用。將#刻液的過氧化氮濃度調整為2 ^ 至10_0g/100ml、銅濃度則調整為3 〇§至1〇 〇g/i〇〇mi,以 輸送帶蝕刻裝置的噴灑並在液溫度汕^至35t的範圍内 進行半蝕刻。待半蝕刻後,將蝕刻光罩145去除。而除去 蝕刻光罩145係以氫氧化鈉溶液、或是氫氧化鉀溶液來進 行。 經濟部智慧財產局員工消費合作社印製 (10)接著,如第13圖所示,在表面側(第13圖中上側), 於表面導體層141上將光阻膜疊層,而在裏面侧(第13圖 中下側)則將光阻膜疊層。這些光阻膜也可在表面側以及裏 面側同時進行疊層。此外,也可各自進行疊層。在表面側 的被®層之光阻膜上使用特定的光罩,進行曝光處理以及 顯像處理。其結果,係如第丨3圖所示,製成由表面側的光 阻臈構成之蝕刻光罩146。如第2圖所示,該蝕刻光罩146 包圍在表面導體層141的電路領域ι〇1的端子部14A、帶 家標準 規格----- 312368 25 588577
發明說明(26 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 狀電路部14B的形成預定領域以及電極部14C,而形成特 定的圖案,而不會包圍其以外的領域。在裏面侧已疊層的 光阻膜也同樣進行曝光處理以及顯像處理,如第Η圖所 不,製成將裏面側全面包圍之蝕刻光罩147。光阻膜可使 用日立化成工業株式會社製,商品名光阻Hi-RC、日本合 成化學工業株式會社製,商品名光阻401y25等。光阻膜可 在滾塗溫度11〇°C下疊層。疊層速度會比形成電極部14C 之蚀刻光罩145的光阻膜的疊層速度還慢,將其設定為 0.6m/mln,可使在臈厚較薄之表面導體層⑷與膜厚較厚 之電極部i4C之間的邊緣段差部之氣泡的旋入減少。曝光 處理係以累計曝光量約8〇mJ/cm%曝光條件印製端子部 Ϊ4Α山、電路部14B以及電極部㈣的圖案像。顯像處理係 以被酸納溶液、或菩裔€ ^氩氧化四甲基銨溶液進行顯像。 ⑴)然後’使用蝕刻光罩146以及u 141進行選擇性敍刻。A 衣由導體層 /、、,、"果如弟U圖所示,可將蝕刻 光罩146以外的表面導體声141除去π a 14Α以及複數個帶狀雷心’、去’形成複數個端子部 複數個帶狀電路部14Β。藉由形成複數個 14Α以及複數個帶狀電路 丨』开> 成如第2圖所千夕 具有平面狀複數個端子部14Α 弟2圖所不之 數個電極部之電路身14益,電路部14Β以及複 鐵負介一如η 114。㈣可使用主成分為氯化二 鐵氣化-銅之姓刻液,或是Melstrlp
process液之蝕刻液。 衣間π口名A (12)之後,如第14圖所*,將姓刻光罩 去除。去除時可使用氫氧化 及147 ___或疋虱氧化鉀溶液等 本紙張尺度適用中國國家標準(CNS)A4 公复) 26 312368 ------------裝--------訂---------線 (請先閱讀背面之注咅心事項再填寫本頁) 588577
五、發明說明(27 ) 經濟部智慧財產局員工消費合作社印製 另外’除去餹刻光罩146以及147後,最好在埋設導體12 以及電路層14以外的露出表面上形成阻銲膜。阻銲膜可防 止電路層14的電路部14B的不良斷線,此外,在後製程 中進行電鍍處理時,可減少電鍍面積。阻銲膜使用四國化 成公司製,商品名光阻FC hard,光阻FC hard經過絲網印 刷後產生熱硬化,即可形成阻銲膜(在本發明第1實施型態 之電路基板1中,並未形成阻銲膜 (13)接著’如第15圖所示,在埋設導體I]的表面上、 電路層14的端子部14A上、電路部14B上以及電極部i4c 上形成電鍍層15。電鍍層15使用電鍍鎳(Ni)、電鍍金(Au) 等,電鍍層可藉由無電解電鍍法或是電解電鍍法來形成。 完成到此階段,即可完成本發明第i實施型態之電路 基板1。 在上述本發明第1實施型態之電路基板1的製造方法 中,將部分埋设導體12選擇性變薄之製程、將部分表面導 體層140的電路領域1〇1朝膜厚方向除去,形成端子部14八 以及電路部14B之製程、以及在表面導體層14〇的半導體 元件搭載領域102形成電極部14c之製程等可在同一製程 中進行目此’可減少電路基板!的製程數。而隨著電路 基板1之製程數的減少,可提高製造上的成品帛,此外, 還可降低生產成本、製品成本等。再者,在上述本發明第 1實施型態之電路基板i的製造方法中,由於將披覆埋設 導體12周圍的絕緣性基材10當作光罩,可將埋設導體12 之一部分朝膜厚方向除去,相當於形成光罩(在電路基 -----------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 27 312368 588577 經濟部智慧財產局員工消費合作社印製 28 A7 B7 五、發明說明(28 ) 的裏面側所形成的光阻膜)之製程,故可減少電路基板i的 製程數。 再者,在上述本發明第1實施型態之電路基板1的製 造方法中’藉由在裏面導體層120與表面導體層夕p 間 夾設蝕刻阻止層13,可以適當的膜厚分別使裏面導體層 120、表面導體層140獨自地圖案化。具體地說,為了實現 微細化或是多端子化,必須將電路層14的膜厚設定較薄 雖然為了製造膜厚而設定埋設導體12的臈厚較厚,但由於 設有餘刻阻止層13,不會損壞表面導體層14〇表面導體層 140,即可將裏面導體層120圖案化並形成突起狀埋設導^ 12 ° [半導體裝置的製造方法] 其次,使用第1圖、第2圖、第16圖以及第17圖來 說明本發明第1實施型態之半導體裝置的製造方法。 (1) 首先在電路基板1的表面上的半導體元件搭載領域 1〇2配置異方性導電材料3,如第16圖所示,在施加特定 加熱溫度的特定重量的狀態下,以特定的時間壓縮,將異 方性導電材3假壓縮。異方性導電材3可使用日立化成工 業株式會社製的異方性導電薄臈。 (2) 在異方性導電材3上配置半導體元件2,如第17 圖所示,在電路基板丨的電極部14c與半導體元件2的銲 片20之間進行位置對齊(對準一致)。在本發明第ι實施型 態中,由於在半導體元件2係使用裸晶片,為了將半導體 兀件2的鲜片20直接連接於電路基板丨的電極部14C,故 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 312368 (請先閱讀背面之注咅?事項再填寫本頁) _裝--------訂---------線. 588577 A7 五、發明說明(29 ) 以面朝下(翻倒晶片)之方式配置半導體元件2。此 半導體兀件2的輪廓形狀來形成半導體元件^的 ⑽聊⑽…⑽)。另一方面,在電路基板ι中雖 圖不,在與端子部14A以及電路部⑽的形成製程的同一 了利用表面導體層141來形成對準乾。由於表面 I體層141係形成較薄之膜厚,故可提昇對準輕的加工精 呑丁 (3)對準位置後’在施加特定加熱溫度的特定荷量的狀 態下一定的時間’在電路基板1安裝半導體元件2,將半 導體元件2假时於電路基板】。然後,進行正式固定, 即可完成前述第i圖以及第2圖所示之半導體裝置。在電 路基板!的電極部14C與半導體元件2的銲片2〇之間經 由異方性導電材3可確保良好之電連接狀態。再者,半導 體元件2本體藉異方性導電材3可牢固地安裝在電路基板 1的表面。另外’也可不須假固定而將半導體元件2直接 本固定於電路基板1。 [具有三次元裝配構造之半導體裝置的製造方法] 經濟部智慧財產局員工消費合作社印1 其次,使用第18圖以及第19圖來說明本發明第1實 施型態之具有三次元裝配構造之半導體裝置的製造方法。 (1) 首先,如第18圖所示,在電路基板la的端子部14A 上形成基板間連接元件6。在本發明第丨實施型態中,基 板間連接元件6可使用銲錫球。該銲錫球可使用日立ba 株式會社製的銲錫球搭載機來簡單地形成。 (2) 接著,如第19圖所示,將相同製程所形成的同一 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公f ) 29 312368 獨577 經濟部智慧財產局員工消費合作社印製 A7 -------------- B7 _ 五、發明說明(3〇 ) 構乂的其他電路基板1 b(第2電路基板)多層推積在第1電 路基板la上。將第i電路基板ia的端子部14A上的基板 間連接το件6的上部放入其他電路基板lb(第2)裏面側的 定位部110b内部,可自動地進行上下第1電路基板"與 第2電路基板lb之間的定位。然後,如第圖所示,進 行銲錫熔解平坦化(refl〇w),在第路基板“的端子部 14A與基板間連接元件6之間作電連接或機械性接合的同 時將在上層從推積之第2電路基板lb的定位部ll〇b露 出之第2埋5又導體12b與基板間連接元件6之間作電連接 或機械性接合。銲錫熔解平坦化係藉由輸送帶可將多層推 積之第1電路基板U和第2電路基板16通過紅外線轉動 裝置内,透過紅外線轉動裝置的加熱溫度與輸送帶傳送的 傳送速度可設定銲錫熔解平坦化的條件。完成銲錫熔解平 坦化後,即可完成將第1電路基板la、第2電路基板lb、 第3電路基板......等多層推積之三次元裝配構造的半導體 裝置。 [變形例] 第20圖係本發明第i實施型態之第!變形例的半導體 裝置剖視圖。如第20圖所示,冑已封裝化之半導體元件 21安裝在電路基板丨的電極部14C。雖然未必受限於該構 造,但半導體S件21係由無引線晶片載體構造(⑽⑴⑽ chlp carrie〇LCC)所構成,將裸晶月樹脂模製而成。半導體 元件21的外部引線係沿著樹脂模製部而成型。另外,雖然 為顯示詳細地的構造,但裸晶片係以面朝上銲接之方式= ^--------^--------- (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度剌中關家鮮(CNS〉A4祕(2IQ x 297公餐) 30 312368 588577 經濟部智慧財產局員工消費合作社印制农 312368 A7 五、發明說明(31 ) 裝在内部引線上。 安裝該半導體元件21之電路基板1與前述第ι9圖所 述之半導體裝置相同,構成多層推積之三次元裝配構造。 另外,三次元裝配構造之半導體裝置並非受限於將同 半導體元件2或是同一半導體元件21多層推積之方弋, 也可以是將安裝半導體元件2之電路基板1與安裝半導體 元件21之電路基板1多層推積。此外,半導體元件21也 可以是TAB構造。 (第2實施型態) 本發明第2實施型態係代替本發明第丨實施型態之電 路基板1的電極部14C形狀的說明例。第21圖所示之平 視圖係對應於本發明第1實施型態之電路基板丨的製造方 法的第13圖所示之製程中的俯視圖。 亦即,待連接複數個電極部14C的狀態形成後,用以 將一件端子部14A以及一件電路部14B圖案化之蝕刻光罩 146形成與電極部14C交叉之形狀。藉由使用該蝕刻光草 146將表面導體層141圖案化,隨著端子部14八以及電路 部14B的形成使複數個電極部uc分割成各別之一塊一 塊。如此所形成之電路基板丨的電極部14C形成與電路部 14B同等的寬度,可形成有效於半導體元件2的銲片2〇° 接腳少而間距大之形態配置之電路基板1。 (第3實施型態) 本發明第3實施型態,係如第22圖所示,在電路基板 1上安裝複數個半導體元件2的MCM構造的半導體裝置。 本紙張尺度適用中國國家標準(CNS)A4規格(210 ------------------訂--------- (請先閱讀背面之注意事項再填寫本頁} 588577 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(32 ) 複數個半導體元件2可以與記憶裝置係同一物件,也可以 是記憶裝置和邏輯裝置混合在一起者。 再者,也可將第22圖所示構造的複數個電路基板“、 lb、1C、ld……多層推積,與前述第19圖相同,構成三次 元裝配構造。 一人 (第4實施型態) 如第23圖所示,本發明第4實施型態之半導體裝置係 由:具有電路領域101以及半導體元件搭載領域ι〇2之絕 緣陡基材10、在電路領域101中,從絕緣性基材⑺的第1 主表面連通至第2主表面之連接孔n、在絕緣性基材ι〇 的第1主表面中,一端電連接於連接孔u,另一端延伸至 半導體疋件搭載領域102之電路層14、以及在半導體元件 搭載領域102上連接電路層14之半導體元件2等所構成。 但是,與第1實施型態不同,在連接孔u内未有埋設導體 12存在。亦即,在連接孔n内露出之電路層η裏面備有 選擇性p所形成的金屬薄膜15來代替埋設導體12。金屬薄 膜15最好由厚度5//m至15_的錄電錢層、以及在錄電 鑛層上所形成厚度2//〇1至1〇以m的金電鍍層等構成。在 本發明第4實施型態中,電路層14襄面的金屬薄膜⑽ 電路層14表面所形成的金屬薄膜15係由同—製程所形/ 成。 在本發明第4實施型態中,在連接孔u内有大空隙部 U〇所以,在二次元裝配構造中可將大空隙部110作為定 位部來使用。亦即,不需辦加愛钍叙 ^ ^ ·、、' __ p小#曰加零件數,此外,不需複雜的 本紙張&度適用⑵0 x 297公f 32 312368 .-------------------訂--------- (請先閱讀背面之注音?事項再填寫本頁) 588577 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(33 ) 構造,即可形成定位部。因此,如前述第19圖所示,具有 優點:可輕易地將複數個電路基板la、lb多層推積而 構成三次元裝配構造。 (第5實施型態) 如第24圖所示,本發明第5實施型態之半導體裝置係 具備·具有電路領域101以及半導體元件搭載領域1〇2之 絕緣性基材10、在電路領域1〇1中,從絕緣性基材1〇的 第1主表面貫穿至第2主表面而設之埋設導體12、在絕緣 性基材ίο的第1主表面中,一端電連接於埋設導體12, 另一端延伸至半導體元件搭載領域1〇2之電路層14、以及 在半導體το件搭載領域1〇2上連接電路層14半導 2等。在埋設導…電路…端子部14A之間,: 設蝕刻阻止層13。該蝕刻阻止層13具有導電性,相對於 埋設導體12以及電路層14,具有適度的蝕刻選擇比。例 如,若是埋設導體12以及電路層14使用銅(Cu),蝕刻阻 止層13使用鎳(Ni),則可得到所要的選擇比。而埋設導體 12的底面’備有金屬薄膜15。該金屬薄膜15最好由鎳電 鑛層、以及由在鎳電鑛層上形成的金電鑛層所構成的複合 膜等構成。而且,絕緣性基材10的第2主表面與金屬薄膜 15的底面係在同一水平面。 與第1實施型態相同,在絕緣性基材10的第2主表面 與金屬薄膜15的底面係同一水平面的構造下,很容易達到 端子部14A以及電路部14B的微細化、以及端子部i4A 的多端子化等效果。因此,可實現裝置的小型化,以及 ------------------—訂---—----I 請先閱讀背面之注音?事項再填寫本頁} 本紙張尺度適用中國國家標準(CNS)A4規格(2】〇χ297公f ) 33 312368 项577 五、發明說明(34 ) 供一種適合三次元實裝構造之半導體裝置。 第25圖係本發明第5實施型態之變形例(第i變形例) 的半導體裝置剖視圖。在第i變形例中,如第25圖所示, 具備:具有電路領域101以及半導體元件搭載領域1〇2之 、、邑緣基材1〇、在電路領域1〇1中從絕緣性基材W的 第1主表面連通至第2主表面之埋設導體12、在絕緣性基 材10的第1主表面中,一端電連接於埋設導體12,另一 端延伸至半導體元件搭載領域1〇2之電路層14、以及在半 導體兀件搭載領域1〇2上連接電路層14之半導體元件2 等。與第24圖不同,絕緣性基材10的第2主表面盘埋設 導體12的底面係同在一水平面。而且,在埋設導體、12之 底面又具備金屬薄膜15。亦即,僅以鎳電鍍層/金電錢層 ^屬薄膜15的厚度,從絕緣性基材Π)的第2主表面突 再者在本發明第5實施型態之半導體裝置中,相對 於絕緣性基材1 〇的第2 +矣 面突出。第”圖:第5實二^ ㈡係第5實施型態之第2變形例的半導體裝 圖第而2第26圖則係使用該半導體裝置之電路基板的 …40寞6圖令,含有:裏面導體層“°、在該裏面導 裏面,電連接於裏面導體層⑽之複數個埋設導 體12、以及與表面導體岸 及盘楚…等體層140的晨面相接之第1主表面以 == 對(反)之第2主表面並具備與埋設導體 食ΓΓΓ形成的絕緣性基材10等。藉由埋設導體12 ,〃層13兩者合計的厚度,使絕緣性基㈣變薄, 本紙張尺_ “ ’ 34 312368 裝 訂 588577 A7
五、發明說明(35 ) 埋設導體12的底面相對 經濟部智慧財產局員工消費合作社印製 突出。例如,埋設導體1第2主表面而 2與姓刻閥層13兩者合計的厚度 係50 // m至80 e m,最妊准 1ΛΑΑΠ、 取好選擇65心左右,而絕緣性基材 10的厚度則選擇30//mj^ # 第26圖的構造。 _左右’即可輕易地構成 第27圖係顯示:將第26圖的裏面導體層140圖案化, 以形成由端子部14A、電路部14B以及電極部Μ所構成 之電路層14,並在其上搭載半導體元件2之構造。亦即, 第27圖所不之半導體裝置係具備:具有電路領$⑻以及 半導體元件搭載領域102之絕緣性基材1〇、在電路領域⑻ 中’從絕緣性基材10的第丨主表面貫穿至第2主表面之埋 設導體12、在絕緣性基材1〇的第1主表面中,一端電連 接於埋設導體12,另一端延伸至半導體元件搭載領域1〇2 之電路層14、以及在半導體元件搭載領域1〇2上連接電路 層14之半導體元件2等。再者,埋設導體12的底面係具 備金屬薄膜15。 本發明第5實施型態之半導體裝置,係如前述第ip 圖所示’也可將複數個電路基板la、lb......多層推積來作 為二次元實裝構造。 (其他實施型態) 以上所述記載本發明之複數個實施型態,但構成部分 說明之論述以及圖示並不限於本發明。從該說明業者應該 瞭解各種替代的實施型態、實施例以及運用技術。 例如,在上述第1乃至第5實施型態的說明中,雖然 312368 匕紙張尺度適用中國國家標準(Cns)A4規格(2〗〇χ 297公釐) 35 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 588577 經濟部智慧財產局員工消費合作社印製 A7 - ~ ' "" 11 11 —— 13/ 五、發明說明(36 ) 說明了連接孔或埋設導體配置於電路基板的情形,但這此 只是範例,本發明的連接孔或埋設導體也可配置於半導體 元件搭載領域。 此外,在前述第18圖以及第19圖所示之三次元裝配 構造的半導體裝置中,基板間連接元件6可使用銲錫糊 質。銲錫糊質係由絲網印刷法所形成。在絲網印刷法中, 預先將半導體元件2安裝在電路基板丨後,絲網印刷光罩 與半導體元件2相接觸,由於在端子部14A與絲網印刷光 罩之間確保形成銲錫糊質所需的外罩,故銲錫糊質最好在 安裝半導體元件2之前形成。再者,基板間連接元件6可 使用前述第1圖所示之異方性導電材3與同等的異方性導 電材(例如異方性導電薄膜)。 此外,第1圖、第17圖至第20圖、第22圖至第25 圖、或是第27圖係顯示:將配設積體電路之表面部以朝下 側之面朝下(翻倒晶片)方式搭載於電路基板丨的表面上之 構造。然而,本發明並不受限於翻倒晶片實裝方式,係如 第28圖所示,也可使用搭接線25來連接在半導體元件2 周邊。卩所配置的銲片20以及電路層14的電極部。半 導體元件2與電路層14的電極部14c也可透過保護樹脂 31來模製。使用搭接線25來連接時,由於電路層14的電 極部14C形成較厚,故可減少一次銲接領域(銲片與二 =銲接領域(電極部14C)兩者銲接的高度差。由此,藉由 銲接高度差的減少,比較容易銲接,可使半導體元件2之 隅角部與料25不會產生不必要的短路,並提 上的 I —.^wi --------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 本紙張&度過用中國國家標準(CNS)A4規格(210 X 297 ^7 36 312368 經濟部智慧財產局員工消費合作社印製 588577 五、發明說明(37 成⑽率。另外,除了搭接線方式以外,也可以使用TAB磁 帶之連接方式。 再者,在本發明第1實施型態等中,雖然使用矽(Si) 單結B曰基板(矽單結晶晶片)之積體電路說明,但也可是砷 化鎵(GaAs)等化合物半導體的積體電路等。 再者,本發明中,最好使用個別的金屬材料來形成電 路基板1的埋設導體12和電路層14。 由此,本發明包含在此未記載之各式實施型態等。因 此,本發明之技術範圍僅限於由上述說明妥當歸納之申請 專利範圍的特定發明事項。 [發明之效果] 根據本發明,提供一種電路基板,該基板可實現端子 的微細化和多端子化,來達成裝置的小型化,以及實現三 次元裝配構造。 此外,根據本發明,提供一種半導體裝置,該裝置可 實現端子的微細化和多端子化,來達成裝置的小型化,以 及實現三次元裝配構造。 再者,根據本發明,提供一種電路基板的製造方法, 該方法可減少製程數。尤其是,根據本發明,提供一種電 路基板的製程,該製程藉由製程數的減少,可減少製造成 本、生產成本等,並提升製造上的成品率。 [圖面之簡單說明] 第1圖為本發明第1實施型態之電路基板以及利用該 電路基板所構築之半導體裝置的模式剖視圖。 -----------裳--------訂--------- (請先閱讀背面之注咅?事項再填寫本頁) 本紙張瓦度適用中國國家標準(CNS)A4規格(210 X 297公釐) 37 312368 經濟部智慧財產局員工消費合作社印刹衣 588577 A7 ....... Π7 五、發明說明(38 ) 第2圖為本發明第!實施型態之電路基板以及半導體 裝置的平面構造圖。 第3圖為本發明第1實施型態之電路基板的製程剖視 圖。 第4圖為第3圖之製程剖視圖。 第5圖為第4圖之製程剖視圖。 第6圖為第5圖之製程剖視圖。 第7圖為第6圖之製程剖視圖。 第8圖為第7圖之製程剖視圖。 第9圖為第8圖之製程剖視圖。 第10圖為第9圖之製程剖視圖。 第11圖為第10圖之製程剖視圖。 第12圖為第Π圖之製程剖視圖。 第13圖為第12圖之製程剖視圖。 第14圖為第13圖之製程剖視圖。 第15圖為第14圖之製程剖視圖。 第16圖為本發明第1實施型態之半導體裝置的製程刮 視圖。 第17圖為第16圖之半導體裝置的製程剖視圖。 第18圖為本發明第1實施型態之具有三次元裝配構造 的半導體裝置的製程剖視圖。 第19圖為本發明第1實施型態之具有三次元裝配構造 的半導體裝置的模式剖視圖。 第20圖為本發明第1實施型態第1變形例之半導體裝 ------------裝--------訂--------- 請先閱讀背面之注意事項再填寫本頁) 本紙張义度適用中國國豕標準(CNS)A4規格(2]0 X 297公爱) 38 312368 588577 五、發明說明(39 , 置的剖視構造圖。 第2 1圖為本發明第2實施型態之電路基板的俯視圖。 第22圖為本發明第3實施型態之半導體裝置的剖視構 造圖。 第23圖為本發明第4實施型態之半導體裝置的剖視構 造圖。 第24圖為本發明第5實施型態之半導體裝置的剖視構 造圖。 第25圖為本發明第5實施型態之變形例(第1變形例) 的半導體裝置剖視構造圖。 第26圖為本發明第5實施型態之變形例(第2變形例) 的電路基板剖視構造圖。 第27圖為本發明第5實施型態之變形例(第2變形例) 的半導體裝置剖視構造圖。 第28圖為本發明其他實施型態之半導體裝置的剖視 構造圖。 [符號之說明] 1、la、lb電路基板 2、2a、2b、21半導體元件 3、3a、3b異方性導電材 6 基板間連接元件 10、10a ' l〇b、100絕緣性基材11、lla、lib連接孔 12、12a、12b埋設導體 13、13a、13b蝕刻阻止層 14、 14a、14b電路層 14A 端子部 14B 電路部 14C 電極部 15、 15a、15b金屬薄膜(電鍍層)20、20a、20b銲片 (請先閱讀背面之注意事項再填寫本頁)
It再· 裝--------訂---------峻 經濟部智慧財產局員工消費合作社印製 本紙張汶度適用中國國家標準(CNS)A4規格(210 X 297公釐) 39 312368 588577 A7 B7 五、發明說明(4〇 ) 25 搭接線 31 保護樹脂 101、101a、101b電路領域 102、102a、102b半導體元件搭載領域 110、110a、110b定位部 12〇 裏面導體層 140、141表面導體層 145、146、147蝕刻光罩 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 X 297公f ) 40 312368

Claims (1)

  1. 588577 第90104336號專利申請案 申請專利範圍修正本 (93年4月13曰) 1 · 一種電路基板,係具備: 表面導體層、 在該表面導體層的裏面,電連接於表面導體層 之複數個埋設導體、 以及具有與前述表面導體層裏面相接之第1 主表面和與第1主表面相對(反)之第2主表面,並 與前述埋設導體側壁相接而形成的絕緣性基材。 2.如申請專利範圍第丨項之電路基板,其中,前述絕 緣性基材係與前述埋設導體的底面相接而形成,而 該底面與前述絕緣材的前述第2主表面之間 的距離係1 // m以上50 /z m以下。 3 ·如申請專利範圍第丨項之電路基板,其中,前述絕 緣性基材係從前述埋設導體的底面露出而形成。 4·如申請專利範圍第3項之電路基板,其中,前述絕 經濟部中央標準局員工福利委員會印製 緣性基材的前述第2主表面與前述埋設導體的底 面係在同一水平面。 5 ·如申請專利範圍第3項之電路基板,其中,相對於 刚述絕緣性基材的前述第2主表面,前述埋設導體 的底面係突出。 6 · —種電路基板,係具備·· 具有電路領域以及半導體元件搭載領域之絕 緣性基材、
    1 312368(修正版) 588577 -1 nj 在前述電路領域中,從前述絕緣性基材的第l 主表面連通至第2主表面之連接孔、 以及在前述絕緣性基材的第丨主表面上,一端 連接於前述連接孔而另一端位於前述半導體元件 搭載領域内之電路層。 7. 如申請專利範圍第6項之電路基板,其中具備埋設 V體埋入於别述連接孔内而未到達前述絕緣性基 材的第2主表面,且與前述電路層的前述一端電連 接。 8·如申請專利範圍第6項之電路基板,其中,在露出 於前述連接孔内之前述電路層白勺裏面具備選擇性 形成的金屬薄膜。 9.如申請專利範圍帛7項之電路基板,其中,前述絕 緣性基材的前述第2主表面與前述埋設導體的底 面係在同一水平面。 10·=申請專利範圍第7項之電路基板,其中,相對於 前述絕緣性基材的前㈣2主表面,前述埋設導體 的底面係突出。 經濟部中央標準局員工福利委員會印製 η.如申請專利範圍第6項乃至第1〇項之任ι項的電 路基板’其中,前述電路層係由·· 配置於前述電路領域側之電路部和端子部、 以及配置於前述半導體元件搭載領域,比°前述 電路部和端子部的膜厚還厚之電極部所構成。 1 2 · —種電路基板,係具備: 具有電路領域以及半導體元件搭栽領域之絕 張尺度適用規格⑽咖石 2 312368(修正版) 588577 緣性基材、 在别述電路領域中,從前述絕緣性基材的第^ 表面貝牙至第2主表面而設置的埋設導體、 在4述、、、e>緣性基材的第丨主表面上,—端電連 接於前述埋設導體,另-端位於前述半導體元件搭 載領域之電路層。 13.-種半導體|置,係具備:具有電路領域以及半導 體元件搭載領域之第1絕緣性基材、 在前述電路領域中,從前述第1絕緣性基材的 第1主表面連通至第2主表面之第i連接孔、 在W述第1絕緣性基材的第丨主表面上,一端 電連接於前述第1連接孔,而另-端位於前述半導 體元件搭載領域内之第1電路層、 以及在前述半導體元件搭載領域中,連接於前 述第1電路層之第1半導體元件。 4·如申請專利範圍第13項之半導體裝置,其中具備 埋設導體埋入於前述第丨連接孔内而未到達前述 第1絕緣性基材的第2主表面,而與前述第】電路 經濟部中央標準局員工福利委員會印製 層的前述一端電連接。 5·如申請專利範圍第13項之半導體裝置,其中,在 露出於前述第1連接孔内之前述第丨電路層的裏面 具備選擇性形成的金屬薄膜。 .如申請專利範圍第13項乃至第15項之任i項的半 導體裝置,其中,前述第1電路層係由: 配置於前述電路領域側之電路部和端子部、 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 312368(修正版) 電路二及配置於前述^17^^ 路朴端子部的膜厚還厚之電極部所構成. 片。而在該電極部則連接於前述半導體元件的鲜 17,—種半導體裝置,係具備: 具有電路領域以及半導體元 緣性基材、 备戟肩域之苐】絕 第】=述電路領域中,從前述第1絕緣性基材的 ^主表面貫穿至第2主表面而設置的第!埋設導 在前述第1絕緣性基材的苐1主表面上,一端 3接:前述第1埋設導體’而另-端位於前述半 導體70件搭載領域内之第1電路層、 =在前述半導體元件搭載領域中,連接於前 迷第1電路層之第丨半導體元件。 18·如申請專利範圍第17項之半導體裝置,其中,前 述第1絕緣性基材的前述第2主表面與前述第工埋 設導體的底面係在同一水平面。 經濟部中央標準局員工福利委員會印製 19.如中請專利範圍第17項之半導體裝置其中,相 對於前述第1絕緣性基材的前述第2 /、 _ 土表面,刖述 第1埋設導體的底面係突出。 2〇.如申請專利範圍第17項乃至第19項之任i項的半 導體裝置,其中,前述第!電路層係由· 配置於前述電路領域側之電路部和端子邙' 以及配置於前述半導體元件搭裁領:,:前述 一本紙張尺度適用中國國家標準(CNS) A4規格(2l〇 X 297公复)- 4 312368(修正版) 588577 電路部和端子部的膜厚還厚之電極部所構成; 而在該電極部則連接於前述半導體元件的銲 片。 21·如申請專利範圍第13項乃至第15項之任i項的半 ‘體哀置,其中具備··配置於前述電路基板第1電 路層的電路領域上的基板間連接元件、 具有第2連接孔將該基板間連接元件埋入之 第2絕緣性基材、 在該第2絕緣性基材的第丨主表面上,一端電 連接於如述第2連接孔,而另一端位於前述半導體 元件搭載領域内之第2電路層、 以及在别述半導體元件搭載領域中,連接於前 述第2電路層之第2半導體元件。 22·如申請專利範圍第17項乃至第19項之任工項的半 導體裝置,其中具備:配置於前述電路基板第丨電 路層的電路領域上的基板間連接元件、 具有第2連接孔將該基板間連接元件埋入之 第2絕緣性基材、 經濟部中央標準局員工福利委員會印製 在該第2絕緣性基材的第1主表面上,一端電 連接於前述第2連接孔,而另一端位於前述半導體 元件搭載領域内之第2電路層、 以及在前述半導體元件搭載領域中,連接於前 述第2電路層之第2半導體元件。 23·如申請專利範圍第17項乃至第19項之任1項的半 導體裝置’其中具備:配置於在前述電路基板第1 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 5 312368(修正版) 電路層的電路領域上的基板間連 電連接於該基板間連接元件之第2埋_ 體、 β又 材 至少將該第2埋設導體埋入之第2絕緣性基 在該第2絕緣性基材 連接於前述第2埋設導體 體元件搭載領域内之第2 以及在前述半導體元 述第2電路層之第2半導 24·—種電路基板的製造方法 在裏面導體層上方形 選擇性地將部分前述 埋設導體之製程、 至少將前述裏面導體 基材與前述表面導體層相 選擇性地將前述表面 製程、 的第1主表面上,一端電 ,而另一端位於前述半導 電路層、 件搭載領域中,連接於前 體元件。 ’係具備: 成表面導體層之製程、 裏面導體層除去,而形成 層的周圍包覆,使絕緣性 連接之形成製程、 導體層之一部分變薄之 經濟部中央標準局員工福利委員會印製 以及將部分選擇性變薄之前述表面導體層圖 案化’以形成電路部和端子部之製程。 25·如申請專利範圍第24項之電路基板的製造方法, 其中’在前述裏面導體層上方形成表面導體層之製 程係由: 進行前述裏面導體層的蝕刻時,將比前述裏面 導體層的蝕刻速度還慢之蝕刻阻止層形成於前述 本紙張尺度適用中國國家標準 6 312368(修正版) 588577 __H3_ 裏面導體層上之製程、 以及進行前述餘刻阻止層的#刻時,讓比前述 蝕刻阻止層的蝕刻速度還慢之表面導體層形成於 前述餘刻阻止層上之製程所構成。 經濟部中央標準局員工福利委員會印製 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 7 312368(修正版)
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3752949B2 (ja) * 2000-02-28 2006-03-08 日立化成工業株式会社 配線基板及び半導体装置
JP2001308095A (ja) * 2000-04-19 2001-11-02 Toyo Kohan Co Ltd 半導体装置およびその製造方法
EP1489657A4 (en) * 2002-02-06 2011-06-29 Ibiden Co Ltd SEMICONDUCTOR CHIP MOUNTING PLATE, METHOD FOR THE PRODUCTION THEREOF AND SEMICONDUCTOR MODULE
DE10333840B4 (de) * 2003-07-24 2006-12-28 Infineon Technologies Ag Halbleiterbauteil mit einem Kunststoffgehäuse, das eine Umverdrahrungsstruktur aufweist und Verfahren zu deren Herstellung
KR100964557B1 (ko) 2003-09-04 2010-06-21 삼성전자주식회사 연성회로기판, 이의 제조 방법 및 이를 이용한 베어 칩의실장방법
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
JP4233433B2 (ja) * 2003-11-06 2009-03-04 シャープ株式会社 表示装置の製造方法
US7709968B2 (en) 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
WO2005074001A2 (fr) * 2003-12-30 2005-08-11 Commissariat A L'energie Atomique Dispositif d'emission electronique multifaisceaux hybride a divergence controlee
TWI309962B (en) * 2004-02-24 2009-05-11 Sanyo Electric Co Circuit device and menufacturing method thereof
WO2006004672A1 (en) * 2004-06-25 2006-01-12 Tessera, Inc. Components with posts and pads
JP4603383B2 (ja) * 2005-02-17 2010-12-22 日本電気株式会社 配線基板及び半導体装置並びにそれらの製造方法
JP2007129068A (ja) * 2005-11-04 2007-05-24 Toshiba Corp 半導体装置とその製造方法、及びその製造に用いる基板
TWI296839B (en) * 2006-03-15 2008-05-11 Advanced Semiconductor Eng A package structure with enhancing layer and manufaturing the same
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
JP2007294488A (ja) * 2006-04-20 2007-11-08 Shinko Electric Ind Co Ltd 半導体装置、電子部品、及び半導体装置の製造方法
US7964800B2 (en) * 2006-05-25 2011-06-21 Fujikura Ltd. Printed wiring board, method for forming the printed wiring board, and board interconnection structure
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
US7791198B2 (en) * 2007-02-20 2010-09-07 Nec Electronics Corporation Semiconductor device including a coupling region which includes layers of aluminum and copper alloys
US7928582B2 (en) * 2007-03-09 2011-04-19 Micron Technology, Inc. Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
US20090001599A1 (en) * 2007-06-28 2009-01-01 Spansion Llc Die attachment, die stacking, and wire embedding using film
US8269321B2 (en) * 2007-08-28 2012-09-18 Broadcom Corporation Low cost lead frame package and method for forming same
EP2206145A4 (en) 2007-09-28 2012-03-28 Tessera Inc FLIP-CHIP CONNECTION WITH DOUBLE POSTS
KR101046391B1 (ko) * 2009-06-29 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
KR101079429B1 (ko) * 2009-09-11 2011-11-02 삼성전기주식회사 디바이스 패키지 기판 및 그 제조 방법
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US8810025B2 (en) * 2011-03-17 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcement structure for flip-chip packaging
JP2012220635A (ja) * 2011-04-06 2012-11-12 Sony Corp 表示装置および電子機器
US20120306067A1 (en) * 2011-06-02 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally Enhanced Integrated Circuit Package
JP2013251291A (ja) * 2012-05-30 2013-12-12 Nitto Denko Corp 配線回路基板およびその製造方法
CN103531562B (zh) * 2012-07-04 2016-07-06 颀邦科技股份有限公司 半导体封装结构及其导线架
KR20140143567A (ko) * 2013-06-07 2014-12-17 삼성전기주식회사 반도체 패키지 기판 및 반도체 패키지 기판 제조 방법
CN104701191A (zh) 2013-12-06 2015-06-10 毅宝力科技有限公司 生产制造载体的系统和方法
US9711376B2 (en) 2013-12-06 2017-07-18 Enablink Technologies Limited System and method for manufacturing a fabricated carrier
CN104701190A (zh) 2013-12-06 2015-06-10 毅宝力科技有限公司 制造腔向下制作载体的系统和方法
JP2016039290A (ja) * 2014-08-08 2016-03-22 イビデン株式会社 プリント配線板および半導体パッケージ
JP2016039302A (ja) * 2014-08-08 2016-03-22 イビデン株式会社 プリント配線板とその製造方法および半導体パッケージ
US9999136B2 (en) * 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
JP2017037900A (ja) * 2015-08-07 2017-02-16 ローム株式会社 半導体装置およびその製造方法
JP6643213B2 (ja) * 2016-09-16 2020-02-12 新光電気工業株式会社 リードフレーム及びその製造方法と電子部品装置
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10381300B2 (en) * 2016-11-28 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package including filling mold via
CN108346640B (zh) * 2017-01-25 2020-02-07 华邦电子股份有限公司 半导体结构及其制作方法
MY202351A (en) * 2018-04-04 2024-04-24 Intel Corp Composite stacked interconnects for high-speed applications and methods of assembling same
JP7448309B2 (ja) * 2018-11-27 2024-03-12 日東電工株式会社 配線回路基板およびその製造方法
JP6961632B2 (ja) * 2019-01-21 2021-11-05 株式会社アドバンテスト バーンインボード及びバーンイン装置
CN110416091B (zh) * 2019-07-31 2024-08-23 中国电子科技集团公司第五十八研究所 一种硅基扇出型封装方法及结构
US20210074621A1 (en) * 2019-09-10 2021-03-11 Amazing Microelectronic Corp. Semiconductor package
KR20210074609A (ko) * 2019-12-12 2021-06-22 삼성전기주식회사 인쇄회로기판

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
US5108541A (en) * 1991-03-06 1992-04-28 International Business Machines Corp. Processes for electrically conductive decals filled with inorganic insulator material
JPH04280695A (ja) * 1991-03-08 1992-10-06 Hitachi Ltd 高集積半導体装置及びそれを用いた半導体モジュール
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
JP3237258B2 (ja) * 1993-01-22 2001-12-10 株式会社デンソー セラミック多層配線基板
US6262477B1 (en) * 1993-03-19 2001-07-17 Advanced Interconnect Technologies Ball grid array electronic package
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US5629835A (en) 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JP3277083B2 (ja) * 1994-11-29 2002-04-22 株式会社東芝 半導体チップおよびそれを用いた半導体装置
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
JP2699929B2 (ja) * 1995-05-31 1998-01-19 日本電気株式会社 半導体装置
JP3015712B2 (ja) 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
JPH0946041A (ja) * 1995-07-26 1997-02-14 Toshiba Corp 印刷配線板の製造方法
US5886877A (en) 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
US5848466A (en) * 1996-11-19 1998-12-15 Motorola, Inc. Method for forming a microelectronic assembly
JPH10189801A (ja) 1996-12-26 1998-07-21 Matsushita Electric Ind Co Ltd 半導体装置
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
US6316363B1 (en) * 1999-09-02 2001-11-13 Micron Technology, Inc. Deadhesion method and mechanism for wafer processing
US5848486A (en) * 1997-05-29 1998-12-15 Finishtech, Ltd. Line of sight temperature control and method for laundry ironers
KR19980042654A (ko) * 1997-10-08 1998-08-17 가나이 츠토무 반도체집적회로장치
JPH11145381A (ja) * 1997-11-12 1999-05-28 Denso Corp 半導体マルチチップモジュール
JP3988227B2 (ja) * 1997-12-01 2007-10-10 日立化成工業株式会社 半導体チップ搭載用基板の製造法および半導体装置
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
JPH11340356A (ja) * 1998-05-28 1999-12-10 Nec Kansai Ltd 半導体装置
JP3107047B2 (ja) * 1998-05-28 2000-11-06 日本電気株式会社 半導体装置の製造方法
JP2000091278A (ja) * 1998-09-10 2000-03-31 Nec Corp 半導体装置の製造方法
JP2000182283A (ja) * 1998-12-17 2000-06-30 Teijin Ltd 光ディスク用基板の製造方法
JP3500995B2 (ja) * 1998-12-18 2004-02-23 株式会社デンソー 積層型回路モジュールの製造方法
JP4390930B2 (ja) * 1999-06-23 2009-12-24 大日本印刷株式会社 積層配線基板とその製造方法、及び半導体装置
JP3752949B2 (ja) * 2000-02-28 2006-03-08 日立化成工業株式会社 配線基板及び半導体装置
US6492699B1 (en) * 2000-05-22 2002-12-10 Amkor Technology, Inc. Image sensor package having sealed cavity over active area
US6356453B1 (en) * 2000-06-29 2002-03-12 Amkor Technology, Inc. Electronic package having flip chip integrated circuit and passive chip component

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