JPS62249451A - 多層配線構造体の製造法 - Google Patents
多層配線構造体の製造法Info
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- JPS62249451A JPS62249451A JP9200986A JP9200986A JPS62249451A JP S62249451 A JPS62249451 A JP S62249451A JP 9200986 A JP9200986 A JP 9200986A JP 9200986 A JP9200986 A JP 9200986A JP S62249451 A JPS62249451 A JP S62249451A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は有機膜を層間絶縁膜として用い、下部電極（配
墾）と上部電極（配線）との電気的導通をスルーホール
（透孔）を通しておこなう多層配線構造体の製造法に関
し、特に微小なスルーホールを有する半導体集積回路装
置（ＩＣ，ＬＳＩ）の製造法に適用して有効な電極形成
技術に関する。
墾）と上部電極（配線）との電気的導通をスルーホール
（透孔）を通しておこなう多層配線構造体の製造法に関
し、特に微小なスルーホールを有する半導体集積回路装
置（ＩＣ，ＬＳＩ）の製造法に適用して有効な電極形成
技術に関する。
ポリイミド系樹脂などの有機膜を層間絶縁膜として使う
多層アルミニウム配線技術については、本出願人にかか
わる特開昭５５−５９７４１号公報に記載されている。
多層アルミニウム配線技術については、本出願人にかか
わる特開昭５５−５９７４１号公報に記載されている。
その概要は、下部Ａノミ極の上に層間絶縁膜としてポリ
イミド系樹脂膜を形成したのち、上部Ａ！電極との電気
的導通な得るために上記絶縁膜の必要部分にスルーホー
ルをあけて、このスルーホール部を真空状態でスパッタ
リングによりエツチングし、その後、真空を破ることな
く連続して上部人Ｂ′１！極形成のための金属（Ａ））
生成を行５ものであり、これにより、スルーホールエッ
チ時にポリイミド系樹脂から生じる有機物等によるスル
ーホール内の汚染物質を除去し、もってスルーホール抵
抗を低（保持するものである。
イミド系樹脂膜を形成したのち、上部Ａ！電極との電気
的導通な得るために上記絶縁膜の必要部分にスルーホー
ルをあけて、このスルーホール部を真空状態でスパッタ
リングによりエツチングし、その後、真空を破ることな
く連続して上部人Ｂ′１！極形成のための金属（Ａ））
生成を行５ものであり、これにより、スルーホールエッ
チ時にポリイミド系樹脂から生じる有機物等によるスル
ーホール内の汚染物質を除去し、もってスルーホール抵
抗を低（保持するものである。
上記した従来方法では、第１図乃至第３図及び第６図乃
至第８図を診照し、下部Ａ２１！極３の上に形成したポ
リイミド系樹脂膜４のスルーホールエッチにあたって（
第１図）、ポリイミド系宿脂膜４の表面にＳｉ系の無機
薄膜５をドライエッチ用マスクとして被覆しく第２図）
、このドライエッチ用マスク５の窓開バター／を通して
ポリイミド系樹脂膜４をドライエッチしく第３図）、そ
の後に上記ドライエッチ用マスク５をＣＦ系ガスまたは
ＨＦ系エッチ液を使用して除去しく第６図）、その後、
Ａｒガスでスパッタエッチ（クリーニング）を行いなが
ら（第７図）、上部Ａノミ極９のためのＡ２スパッタを
行う（第８図）ものである。
至第８図を診照し、下部Ａ２１！極３の上に形成したポ
リイミド系樹脂膜４のスルーホールエッチにあたって（
第１図）、ポリイミド系宿脂膜４の表面にＳｉ系の無機
薄膜５をドライエッチ用マスクとして被覆しく第２図）
、このドライエッチ用マスク５の窓開バター／を通して
ポリイミド系樹脂膜４をドライエッチしく第３図）、そ
の後に上記ドライエッチ用マスク５をＣＦ系ガスまたは
ＨＦ系エッチ液を使用して除去しく第６図）、その後、
Ａｒガスでスパッタエッチ（クリーニング）を行いなが
ら（第７図）、上部Ａノミ極９のためのＡ２スパッタを
行う（第８図）ものである。
しかしながら、上記方法によれば、スパッタエッチ時に
スルーホール８内のポリイミド系樹脂膜５の側面がエッ
チされるため、ガスが発生し、スパッタクリーニングが
不充分であり、微細なスルーホールではスルーホール抵
抗の低減効果が充分でないことがわかってきた。また、
スルーホールのドライエッチから人！スパッタまでのプ
ロセスが一貫することなく工程の数が多くなることも問
題であった。
スルーホール８内のポリイミド系樹脂膜５の側面がエッ
チされるため、ガスが発生し、スパッタクリーニングが
不充分であり、微細なスルーホールではスルーホール抵
抗の低減効果が充分でないことがわかってきた。また、
スルーホールのドライエッチから人！スパッタまでのプ
ロセスが一貫することなく工程の数が多くなることも問
題であった。
本発明は上記した問題点を克服するためになされたもの
である。したがって本発明の一つの目的は、微細なスル
ーホールにおいても、導通抵抗を低くできる有機層間絶
縁膜使用の多層配線形成法を提供することにある。
である。したがって本発明の一つの目的は、微細なスル
ーホールにおいても、導通抵抗を低くできる有機層間絶
縁膜使用の多層配線形成法を提供することにある。
本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになろう。
明細書の記述及び添付図面から明らかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとがりである。
を簡単に説明すれば、下記のとがりである。
すなわち、基体の一主面上に第１層配線を形成し、この
上に上記配線を埋め込んで層間絶縁膜となる有機膜を形
成し、上記有機膜上にドライエッチに耐える材料からな
るマスクを形成し、このマスクを通して上記有機膜をド
ライエッチして上記第１ｗＪ配線に達する透孔をあけ、
このあと上記ドライエッチ用マスクを残したままスパッ
タエッチを行うことにより、上記透孔内の汚染物を除去
するとともに上記ドライエッチ用マスクを完全に取り除
いた時点で、第２層配線のための配線材料をスパッタを
行うものである。
上に上記配線を埋め込んで層間絶縁膜となる有機膜を形
成し、上記有機膜上にドライエッチに耐える材料からな
るマスクを形成し、このマスクを通して上記有機膜をド
ライエッチして上記第１ｗＪ配線に達する透孔をあけ、
このあと上記ドライエッチ用マスクを残したままスパッ
タエッチを行うことにより、上記透孔内の汚染物を除去
するとともに上記ドライエッチ用マスクを完全に取り除
いた時点で、第２層配線のための配線材料をスパッタを
行うものである。
上記した手段【よれば、スパッタエッチ時にポリイミド
系樹脂がドライエッチ用マスクで覆われているために、
エッチによるガス発声の時間が短かくなることにより、
クリーニング効率が向上し、したがってスルーホール導
通抵抗の低減効果が得られ、また、工程も簡略化されて
前記目的を達成するものである。
系樹脂がドライエッチ用マスクで覆われているために、
エッチによるガス発声の時間が短かくなることにより、
クリーニング効率が向上し、したがってスルーホール導
通抵抗の低減効果が得られ、また、工程も簡略化されて
前記目的を達成するものである。
第１図乃至第５図は本発明の一実施例を示すものであっ
て、ポリイミド系樹脂を層間絶縁膜とする２ｊｄ配線構
造プロセスにおける要部工程断面図である。以下、各工
程に沿って詳述する。
て、ポリイミド系樹脂を層間絶縁膜とする２ｊｄ配線構
造プロセスにおける要部工程断面図である。以下、各工
程に沿って詳述する。
＋１１ 半導体基体１、たとえばＳｉ半半導体ウニ衣
表面周知の選択拡散技術により、回路素子を形成し、表
面酸化膜２の上に、上記回路素子の拡散層に低抵抗接続
する下層電極のためのＡＡ（アルミニウム）をＭ！（ス
パッタ）シ、ホトレジストマスクによるパターニングを
行って第１層Ａ石配線（電極）３を形成する。この人２
配線はたとえばＡＡに２％のＳｉを含むものであり、Ａ
！の厚さは１μｍ程度である。この上に層間絶縁膜４と
してポリイミド系樹脂、たとえばポリイミド・イソイン
ドロキナゾリンジオンのごとき高分子重合物をフェス状
態でスピンナ塗布し、３００〜４００Ｃの高温ベークに
より、キエア後の厚さ２μｍ程度に形成する（第１図）
。
表面周知の選択拡散技術により、回路素子を形成し、表
面酸化膜２の上に、上記回路素子の拡散層に低抵抗接続
する下層電極のためのＡＡ（アルミニウム）をＭ！（ス
パッタ）シ、ホトレジストマスクによるパターニングを
行って第１層Ａ石配線（電極）３を形成する。この人２
配線はたとえばＡＡに２％のＳｉを含むものであり、Ａ
！の厚さは１μｍ程度である。この上に層間絶縁膜４と
してポリイミド系樹脂、たとえばポリイミド・イソイン
ドロキナゾリンジオンのごとき高分子重合物をフェス状
態でスピンナ塗布し、３００〜４００Ｃの高温ベークに
より、キエア後の厚さ２μｍ程度に形成する（第１図）
。
（２１ポリイミド系樹脂の表面にドライエッチ用マスク
のために、Ｓｉ系の無機物、たとえばプラズマＳｉＮ、
プラズマＳｉＯ□５ＯＧ（スピン・オン・グラス）ある
いは、金稿、たとえばＡＡ（アルミニウム）などの被膜
をうｊ＜（５００〜１００ＯＡの厚さ）形成する。この
ドライエッチ用マスクのための被膜５は、ホトレジスト
マスク６を使用して第１層人！配＠２上のスルーホール
（透孔）をあける部分７を０．系ガスを用いてドライエ
ッチすることによりパターニングする（第２図）。
のために、Ｓｉ系の無機物、たとえばプラズマＳｉＮ、
プラズマＳｉＯ□５ＯＧ（スピン・オン・グラス）ある
いは、金稿、たとえばＡＡ（アルミニウム）などの被膜
をうｊ＜（５００〜１００ＯＡの厚さ）形成する。この
ドライエッチ用マスクのための被膜５は、ホトレジスト
マスク６を使用して第１層人！配＠２上のスルーホール
（透孔）をあける部分７を０．系ガスを用いてドライエ
ッチすることによりパターニングする（第２図）。
（３） 上記ドライエッチ用マスクを使用してポリイ
ミド系樹脂をドライエッチしスルーホール８をあげる。
ミド系樹脂をドライエッチしスルーホール８をあげる。
（４１従来プロセスでは、ここにドライエッチ用マスク
を取り除（工程が入るところであるが、本発明ではこの
除去工程をなくし、同じスパッタ装置内でドライエッチ
用マスク５をそのまま存在させて、Ａｒ（ガス圧５ Ｘ
１０−３Ｃｚｔｈ Ｔｏｒｒ ）によるスパッタクリ
ーニング（スパッタエッチ）を行う（第４図）。
を取り除（工程が入るところであるが、本発明ではこの
除去工程をなくし、同じスパッタ装置内でドライエッチ
用マスク５をそのまま存在させて、Ａｒ（ガス圧５ Ｘ
１０−３Ｃｚｔｈ Ｔｏｒｒ ）によるスパッタクリ
ーニング（スパッタエッチ）を行う（第４図）。
このときのエツチング量は約３０μｍ以上あればよい。
このスパッタクリーニングにより、スルーホール８内で
前記ドライエッチの際にポリイミド系樹脂から発生した
有機物（よる汚染物が取り除かれ、同時にドライエッチ
用マスクもエッチされて完全に取り除かれる。
前記ドライエッチの際にポリイミド系樹脂から発生した
有機物（よる汚染物が取り除かれ、同時にドライエッチ
用マスクもエッチされて完全に取り除かれる。
（５）エツチング終了後、清浄になったスルーホール部
の下部電極の表面を大気にさらすことなく。
の下部電極の表面を大気にさらすことなく。
連続して速やかにＡノをスパッタして、全面に、す被膜
を形成し、最後にホトレジストマスクを使用するクリー
ニングを行って、第１層Ａ２配線に導通する第１層Ａ２
配線Ｍ（上部電極）９を形成する。
を形成し、最後にホトレジストマスクを使用するクリー
ニングを行って、第１層Ａ２配線に導通する第１層Ａ２
配線Ｍ（上部電極）９を形成する。
上記実施例で述べたプロセスでは、ポリイミド系樹脂が
スパッタクリーニング時に、ドライエッチ用マスクで榎
われているためＫ、エッチされることなく、したがって
、ポリイミド系樹脂から出る有機物がスルーホール内を
汚染しにくく、そのためにスルーホール抵抗を低減でき
、しかもドライエッチ用マスク除去工程を省略できるこ
とになり、工程の簡略化が実現する。
スパッタクリーニング時に、ドライエッチ用マスクで榎
われているためＫ、エッチされることなく、したがって
、ポリイミド系樹脂から出る有機物がスルーホール内を
汚染しにくく、そのためにスルーホール抵抗を低減でき
、しかもドライエッチ用マスク除去工程を省略できるこ
とになり、工程の簡略化が実現する。
以上本発明によってなされた発明を実施例に基づき具体
的に説明したが、本発明は上記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
的に説明したが、本発明は上記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
本発明はポリイミド系樹脂を層間膜に使用する多層配線
構造のＩＣの全てに適用することができる。
構造のＩＣの全てに適用することができる。
〔発明の効果〕
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明丁れば下記のとおりであ
る。
って得られる効果を簡単に説明丁れば下記のとおりであ
る。
即ち、スルーホール抵抗を低減し、より微細な多層配線
構造の形成が可能となり、ＩＣ集積度の向上を実現でき
る。
構造の形成が可能となり、ＩＣ集積度の向上を実現でき
る。
第１図乃至第５図は本発明の一実施例を示す多層配線形
成プロセスの工程断面図である。 第６図乃至第８図は従来の多層配線形成プロセスの例を
示す一部工程断面図である。 １・・・基体（Ｓｉ半導体基体）、２・・・表面酸化膜
（Ｓ ｉＯｓ膜）、３・・・下部電極（第１層Ａ２配線
）、４・・・層間絶縁膜（ポリイミド系樹脂）、５・・
・ドライエッチ用マスク（プラズマ８ｉＮ、プラズマｓ
ｉへ入６・・・ホトレジスト、７・・・窓開部、８・・
・スルーホール（透孔）、９・・・上部電極（第１層Ａ
２配線）。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ３ 図 グース／Ｌ−ホー、Ｌ／ 第 ４ 図 第 ５ 図
成プロセスの工程断面図である。 第６図乃至第８図は従来の多層配線形成プロセスの例を
示す一部工程断面図である。 １・・・基体（Ｓｉ半導体基体）、２・・・表面酸化膜
（Ｓ ｉＯｓ膜）、３・・・下部電極（第１層Ａ２配線
）、４・・・層間絶縁膜（ポリイミド系樹脂）、５・・
・ドライエッチ用マスク（プラズマ８ｉＮ、プラズマｓ
ｉへ入６・・・ホトレジスト、７・・・窓開部、８・・
・スルーホール（透孔）、９・・・上部電極（第１層Ａ
２配線）。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ３ 図 グース／Ｌ−ホー、Ｌ／ 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、基体の一主面上に第１層配線を形成し、この上に上
記配線を埋め込んで層間絶縁膜となる有機膜を形成し、
上記有機膜上にドライエッチングに耐える材料からなる
マスクを形成し、このマスクを通して上記有機膜をドラ
イエッチングして上記第１層配線に達する透孔をあけ、
このあと上記ドライエッチングに耐える材料からなるマ
スクを残したままスパッタエッチングを行うことにより
、上記透孔内の汚染物を除去するとともに上記ドライエ
ッチングに耐える材料からなるマスクを完全に取り除い
た後、第２層配線のための配線材料を堆積することを特
徴とする多層配線構造体の製造法。 ２、上記スパッタエッチング及び配線材料の堆積は同一
装置内で連続して行う特許請求の範囲第１項記載の多層
配線構造体の製造法。 ３、上記有機膜はポリイミド系樹脂であり、上記配線材
料はアルミニウムを主体とする金属である特許請求の範
囲第１項記載の多層配線構造体の製造法。 ４、上記ドライエッチングに耐える材料はシリコン系無
機物である特許請求の範囲第１項又は第３項に記載の多
層配線構造体の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200986A JPS62249451A (ja) | 1986-04-23 | 1986-04-23 | 多層配線構造体の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200986A JPS62249451A (ja) | 1986-04-23 | 1986-04-23 | 多層配線構造体の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62249451A true JPS62249451A (ja) | 1987-10-30 |
Family
ID=14042469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200986A Pending JPS62249451A (ja) | 1986-04-23 | 1986-04-23 | 多層配線構造体の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249451A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168651A (ja) * | 1988-12-21 | 1990-06-28 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH02275654A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 半導体集積回路の製造方法 |
-
1986
- 1986-04-23 JP JP9200986A patent/JPS62249451A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168651A (ja) * | 1988-12-21 | 1990-06-28 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH02275654A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 半導体集積回路の製造方法 |
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