JPH0684908A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0684908A JPH0684908A JP23445992A JP23445992A JPH0684908A JP H0684908 A JPH0684908 A JP H0684908A JP 23445992 A JP23445992 A JP 23445992A JP 23445992 A JP23445992 A JP 23445992A JP H0684908 A JPH0684908 A JP H0684908A
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Abstract
(57)【要約】
【目的】多層配線の層間絶縁膜を平坦化する。
【構成】シリコン基板１上に熱酸化膜２を介してチタン
・タングステン膜８と白金膜９と金メッキ膜１１Ａとか
らなる配線と、液相成長の酸化膜５を同じ厚さに形成
し、その上にポリイミド系樹脂膜７を形成する。
・タングステン膜８と白金膜９と金メッキ膜１１Ａとか
らなる配線と、液相成長の酸化膜５を同じ厚さに形成
し、その上にポリイミド系樹脂膜７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に多層配線における平坦化された層間
絶縁膜およびその形成方法に関する。
造方法に関し、特に多層配線における平坦化された層間
絶縁膜およびその形成方法に関する。
【０００２】
【従来の技術】従来、多層配線の層間絶縁膜の平坦化法
として、配線を形成した後に、プラグマＣＶＤ絶縁膜と
塗布膜を組み合わせて層間絶縁膜を形成する方法、ある
いはポリイミド系樹脂を塗布する方法などがある。図４
を用いてポリイミド系樹脂を塗布する方法について説明
する。
として、配線を形成した後に、プラグマＣＶＤ絶縁膜と
塗布膜を組み合わせて層間絶縁膜を形成する方法、ある
いはポリイミド系樹脂を塗布する方法などがある。図４
を用いてポリイミド系樹脂を塗布する方法について説明
する。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１上に熱酸化法により熱酸化膜２を形成したのち、
この熱酸化膜２上にチタン・タングステン膜８と白金膜
９を順次被着する。次でフォトレジスト膜１４を配線部
分が除去されるようにパターニングし、電解メッキ法に
より配線となる金メッキ膜１１を形成する。次に、図４
（ｂ）に示すように、フォトレジスト膜１４を除去した
後、金メッキ膜１１をマスクして、白金膜９とチタン・
タングステン膜８をドライエッチング法によりエッチン
グする。次に、図４（ｃ）に示すように、全面にポリイ
ミド系樹脂膜７を塗布し熱処理を行って層間絶縁膜とす
る。
基板１上に熱酸化法により熱酸化膜２を形成したのち、
この熱酸化膜２上にチタン・タングステン膜８と白金膜
９を順次被着する。次でフォトレジスト膜１４を配線部
分が除去されるようにパターニングし、電解メッキ法に
より配線となる金メッキ膜１１を形成する。次に、図４
（ｂ）に示すように、フォトレジスト膜１４を除去した
後、金メッキ膜１１をマスクして、白金膜９とチタン・
タングステン膜８をドライエッチング法によりエッチン
グする。次に、図４（ｃ）に示すように、全面にポリイ
ミド系樹脂膜７を塗布し熱処理を行って層間絶縁膜とす
る。
【０００４】また、液相成長法による酸化膜とプラグマ
ＣＶＤ法による絶縁膜を組み合わせて層間絶縁膜を平坦
化する方法もある。以下図５を用いて説明する。
ＣＶＤ法による絶縁膜を組み合わせて層間絶縁膜を平坦
化する方法もある。以下図５を用いて説明する。
【０００５】まず、図５（ａ）に示すように、シリコン
基板１上の熱酸化膜２上にチタンタングステン膜８と白
金膜９を順次被着したのち、フォトレジスト膜１０を配
線部分が残るようにパターニングする。次に、図５
（ｂ）に示すように、フォトレジスト膜１０をマスクに
して白金膜９とチタン・タグステン膜８をドライエッチ
ング法によりエッチングした後、液相成長法により酸化
膜５を成長させる。次に、図５（ｃ）に示すように、フ
ォトレジスト膜１０を除去した後、無電解メッキ法によ
り金メッキ膜１１Ａを酸化膜５と同じ高さまで形成す
る。次に、図５（ｄ）に示すように、プラズマＣＶＤ法
によりＣＶＤ酸化膜１８を被着して層間絶縁膜とする。
基板１上の熱酸化膜２上にチタンタングステン膜８と白
金膜９を順次被着したのち、フォトレジスト膜１０を配
線部分が残るようにパターニングする。次に、図５
（ｂ）に示すように、フォトレジスト膜１０をマスクに
して白金膜９とチタン・タグステン膜８をドライエッチ
ング法によりエッチングした後、液相成長法により酸化
膜５を成長させる。次に、図５（ｃ）に示すように、フ
ォトレジスト膜１０を除去した後、無電解メッキ法によ
り金メッキ膜１１Ａを酸化膜５と同じ高さまで形成す
る。次に、図５（ｄ）に示すように、プラズマＣＶＤ法
によりＣＶＤ酸化膜１８を被着して層間絶縁膜とする。
【０００６】
【発明が解決しようとする課題】上述したように従来の
ポリイミド系樹脂を塗布して層間絶縁膜とする方法で
は、図４（ｃ）に示したように、配線がある部分と配線
がない部分に段差１７が生じ、完全に平坦化することは
できない。多層配線においてこの段差が累積されると、
上層配線の微細化ができなくなるという問題点があっ
た。
ポリイミド系樹脂を塗布して層間絶縁膜とする方法で
は、図４（ｃ）に示したように、配線がある部分と配線
がない部分に段差１７が生じ、完全に平坦化することは
できない。多層配線においてこの段差が累積されると、
上層配線の微細化ができなくなるという問題点があっ
た。
【０００７】次に、液相成長法による酸化膜とＣＶＤ絶
縁膜を組み合わせて層間絶縁膜を平坦化する方法では、
この２つの膜の内部応力が大きいためにクラックやはが
れが発生しやすいという問題点があった。また、後工程
のスルーホール形成時にパターニングのアライメントの
ずれがあると、スルーホール内に空隙が生じる。
縁膜を組み合わせて層間絶縁膜を平坦化する方法では、
この２つの膜の内部応力が大きいためにクラックやはが
れが発生しやすいという問題点があった。また、後工程
のスルーホール形成時にパターニングのアライメントの
ずれがあると、スルーホール内に空隙が生じる。
【０００８】すなわち、図６（ａ）に示すように、図５
（ｄ）で被着したＣＶＤ酸化膜１８の上にフォトレジス
ト膜１２Ａを塗布し、スルーホール形成用のマスクでパ
ターニングを行った時、アライメントのずれがあると、
その後のドライエッチングで開口したスルーホール１９
の底部が金メッキ膜１１Ａの上部からはみ出し、液相成
長酸化膜５の上部にも達する。次に、図６（ｂ）に示す
ように、フォトレジスト膜１２Ａを除去し、無電解メッ
キ法により金電極１３を成長させスルーホール内に埋め
込む。ここで、無電解メッキ法による金電極１３は金メ
ッキ膜１１Ａ上にしか成長しないため、酸化膜５の上部
に空隙２０が生じてしまう。
（ｄ）で被着したＣＶＤ酸化膜１８の上にフォトレジス
ト膜１２Ａを塗布し、スルーホール形成用のマスクでパ
ターニングを行った時、アライメントのずれがあると、
その後のドライエッチングで開口したスルーホール１９
の底部が金メッキ膜１１Ａの上部からはみ出し、液相成
長酸化膜５の上部にも達する。次に、図６（ｂ）に示す
ように、フォトレジスト膜１２Ａを除去し、無電解メッ
キ法により金電極１３を成長させスルーホール内に埋め
込む。ここで、無電解メッキ法による金電極１３は金メ
ッキ膜１１Ａ上にしか成長しないため、酸化膜５の上部
に空隙２０が生じてしまう。
【０００９】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に絶縁膜を介して形成された金属配線
と、この金属配線間に液相成長法により形成され金属配
線とほぼ同じ厚さの酸化膜と、この酸化膜と前記金属配
線の上面に形成された塗布膜とを含むものである。
は、半導体基板上に絶縁膜を介して形成された金属配線
と、この金属配線間に液相成長法により形成され金属配
線とほぼ同じ厚さの酸化膜と、この酸化膜と前記金属配
線の上面に形成された塗布膜とを含むものである。
【００１０】第２の発明の半導体装置の製造方法は、半
導体基板上に絶縁膜を介して第１および第２の金属膜を
順次被着する工程と、前記第２の金属膜上にフォトレジ
スト膜を形成したのちパターニングする工程と、前記フ
ォトレジスト膜をマスクにして前記第１および第２の金
属膜をエッチングし前記絶縁膜を露出させる工程と、露
出した前記絶縁膜上に液相成長法により酸化膜を形成す
る工程と、前記フォトレジスト膜を除去したのち前記第
２の金属膜上に無電解メッキ法により金メッキ膜を形成
する工程と、前記酸化膜と前記金メッキ膜上にポリイミ
ド系樹脂膜を形成する工程とを含むものである。
導体基板上に絶縁膜を介して第１および第２の金属膜を
順次被着する工程と、前記第２の金属膜上にフォトレジ
スト膜を形成したのちパターニングする工程と、前記フ
ォトレジスト膜をマスクにして前記第１および第２の金
属膜をエッチングし前記絶縁膜を露出させる工程と、露
出した前記絶縁膜上に液相成長法により酸化膜を形成す
る工程と、前記フォトレジスト膜を除去したのち前記第
２の金属膜上に無電解メッキ法により金メッキ膜を形成
する工程と、前記酸化膜と前記金メッキ膜上にポリイミ
ド系樹脂膜を形成する工程とを含むものである。
【００１１】第３の発明の半導体装置の製造方法は、半
導体基板上に絶縁膜を介して第１および第２の金属膜を
順次被着する工程と、前記第２の金属膜上に第１のフォ
トレジスト膜を形成したのちパターニングする工程と、
前記第１のフォトレジスト膜をマスクにして前記第１お
よび前記第２の金属膜をエッチングし前記絶縁膜を露出
させる工程と、露出した前記絶縁膜上に液相成長法によ
り酸化膜を形成する工程と、前記第１のフォトレジスト
膜を除去したのち前記第２の金属膜上に無電解メッキ法
により金メッキ膜を形成する工程と、この金メッキ膜を
含む全面に第２のフォトレジスト膜を形成したのちパタ
ーニングしスルーホールを形成して前記金メッキ膜の表
面を露出する工程と、このスルーホール内の前記金メッ
キ膜上に無電解メッキ法により金電極を形成する工程
と、前記第２のフォトレジスト膜を除去したのち全面に
ポリイミド系樹脂膜を形成する工程と、このポリイミド
樹脂をエッチングし前記金電極を露出させる工程とを含
むものである。
導体基板上に絶縁膜を介して第１および第２の金属膜を
順次被着する工程と、前記第２の金属膜上に第１のフォ
トレジスト膜を形成したのちパターニングする工程と、
前記第１のフォトレジスト膜をマスクにして前記第１お
よび前記第２の金属膜をエッチングし前記絶縁膜を露出
させる工程と、露出した前記絶縁膜上に液相成長法によ
り酸化膜を形成する工程と、前記第１のフォトレジスト
膜を除去したのち前記第２の金属膜上に無電解メッキ法
により金メッキ膜を形成する工程と、この金メッキ膜を
含む全面に第２のフォトレジスト膜を形成したのちパタ
ーニングしスルーホールを形成して前記金メッキ膜の表
面を露出する工程と、このスルーホール内の前記金メッ
キ膜上に無電解メッキ法により金電極を形成する工程
と、前記第２のフォトレジスト膜を除去したのち全面に
ポリイミド系樹脂膜を形成する工程と、このポリイミド
樹脂をエッチングし前記金電極を露出させる工程とを含
むものである。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
る。図１（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための半導体チップの断面図である。
【００１３】まず、図１（ａ）に示すように、シリコン
基板１上の熱酸化膜２上に密着用金属膜であるチタン・
タングステン膜８を約０．０５μｍとバリア用金属膜で
ある白金膜９を約０．０５μｍ順次被着し、次で厚さ
１．５μｍのフォトレジスト膜１０を形成し配線部分が
残るようにパターニングする。
基板１上の熱酸化膜２上に密着用金属膜であるチタン・
タングステン膜８を約０．０５μｍとバリア用金属膜で
ある白金膜９を約０．０５μｍ順次被着し、次で厚さ
１．５μｍのフォトレジスト膜１０を形成し配線部分が
残るようにパターニングする。
【００１４】次に図１（ｂ）に示すように、フォトレジ
スト膜１０をマスクにして、白金膜９とチタン・タング
ステン膜８をドライエッチング法によりエッチングした
後、液相成長法により酸化膜５を約１．１μｍの厚さに
成長させる。
スト膜１０をマスクにして、白金膜９とチタン・タング
ステン膜８をドライエッチング法によりエッチングした
後、液相成長法により酸化膜５を約１．１μｍの厚さに
成長させる。
【００１５】次に図１（ｃ）に示すように、フォトレジ
スト膜１０を除去した後、無電解メッキ法により配線金
属膜である金メッキ膜１１Ａを約１μｍの厚さに形成す
る。この時、チタン・タングステン膜８と白金膜９と金
メッキ膜１１Ａの合計の厚さは約１．１μｍとなり、酸
化膜５とほぼ同じ厚さになる。
スト膜１０を除去した後、無電解メッキ法により配線金
属膜である金メッキ膜１１Ａを約１μｍの厚さに形成す
る。この時、チタン・タングステン膜８と白金膜９と金
メッキ膜１１Ａの合計の厚さは約１．１μｍとなり、酸
化膜５とほぼ同じ厚さになる。
【００１６】次に、図１（ｄ）に示すように、ポリイミ
ド系樹脂膜７を約１．２μｍの厚さに塗布し、熱処理を
行い層間絶縁膜の形成を完了させる。
ド系樹脂膜７を約１．２μｍの厚さに塗布し、熱処理を
行い層間絶縁膜の形成を完了させる。
【００１７】以下このポリイミド系樹脂膜７上にフォト
レジスト膜を塗布してパターニングしスルーホール形成
用のマクスを形成し、次でこのマスクを用いてポリイミ
ド系樹脂膜７をドライエッチングしてスルーホールを形
成する。
レジスト膜を塗布してパターニングしスルーホール形成
用のマクスを形成し、次でこのマスクを用いてポリイミ
ド系樹脂膜７をドライエッチングしてスルーホールを形
成する。
【００１８】このように第１の実施例においては、配線
の間には液相成長の酸化膜５を、そして配線の上方には
ポリイミド系樹脂膜７を形成した構造となっているた
め、従来の配線を形成した後にポリイミド系樹脂膜を形
成する平坦化法で得られた高低の比率が７０％であった
のが、９５％に改善することができ、上層配線の微細化
が可能になった。
の間には液相成長の酸化膜５を、そして配線の上方には
ポリイミド系樹脂膜７を形成した構造となっているた
め、従来の配線を形成した後にポリイミド系樹脂膜を形
成する平坦化法で得られた高低の比率が７０％であった
のが、９５％に改善することができ、上層配線の微細化
が可能になった。
【００１９】また、従来の液相成長の酸化膜とプラズマ
ＣＶＤ酸化膜を組み合わせて層間絶縁膜を平坦化する方
法と比較すると、ポリイミド系樹脂膜はプラズマＣＶＤ
酸化膜より内部応力が小さいため、従来クラックやはが
れによる不良率が３０％であったのが、本実施例では０
％に改善できた。また、ポリイミド系樹脂膜の比誘電率
はプラズマＣＶＤ酸化膜の比誘電率より３０％少ないの
で、配線間の容量が低減され、半導体集積回路の高速動
作が可能になる。
ＣＶＤ酸化膜を組み合わせて層間絶縁膜を平坦化する方
法と比較すると、ポリイミド系樹脂膜はプラズマＣＶＤ
酸化膜より内部応力が小さいため、従来クラックやはが
れによる不良率が３０％であったのが、本実施例では０
％に改善できた。また、ポリイミド系樹脂膜の比誘電率
はプラズマＣＶＤ酸化膜の比誘電率より３０％少ないの
で、配線間の容量が低減され、半導体集積回路の高速動
作が可能になる。
【００２０】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。まず
図２（ａ）に示すように、第１の実施例と同じ方法でシ
リコン基板１上に熱酸化膜２を介してチタン・タングス
テン膜８、白金膜９及び液相成長の酸化膜５と金メッキ
膜１１Ａを形成する。次に図２（ｂ）に示すように、接
着用ポリイミド系樹脂膜７Ａを約０．２μｍの厚さ塗布
し熱処理を施した後、ポリイミド系樹脂膜７を約１．２
μｍの厚さ塗布し熱処理を行い層間絶縁膜とする。
例を説明するための半導体チップの断面図である。まず
図２（ａ）に示すように、第１の実施例と同じ方法でシ
リコン基板１上に熱酸化膜２を介してチタン・タングス
テン膜８、白金膜９及び液相成長の酸化膜５と金メッキ
膜１１Ａを形成する。次に図２（ｂ）に示すように、接
着用ポリイミド系樹脂膜７Ａを約０．２μｍの厚さ塗布
し熱処理を施した後、ポリイミド系樹脂膜７を約１．２
μｍの厚さ塗布し熱処理を行い層間絶縁膜とする。
【００２１】このように第２の実施例では、酸化膜５と
金メッキ膜１１Ａの上に接着用ポリイミド系樹脂を塗布
しているため、ポリイミド系樹脂膜７の密着不良をなく
すことができるという利点がある。すなわち、従来例で
は密着不良率が約１０％であったものを０％にすること
ができた。
金メッキ膜１１Ａの上に接着用ポリイミド系樹脂を塗布
しているため、ポリイミド系樹脂膜７の密着不良をなく
すことができるという利点がある。すなわち、従来例で
は密着不良率が約１０％であったものを０％にすること
ができた。
【００２２】図３（ａ）〜（ｄ）は本発明の第３の実施
例を説明するための半導体チップの断面図である。まず
図３（ａ）に示すように、図１（ａ）〜（ｃ）に示した
第１の実施例と同じ方法で上面の高さが同じである液相
成長の酸化膜５と金メッキ膜１１Ａを形成する。次に全
面にフォトレジスト膜１２を１．５μｍの厚さ塗布し、
スルーホール形成用マスクでパターニングを行う。この
時、アライメントのずれがあると、フォレジスト膜が除
去された部分に酸化膜５が露出する。
例を説明するための半導体チップの断面図である。まず
図３（ａ）に示すように、図１（ａ）〜（ｃ）に示した
第１の実施例と同じ方法で上面の高さが同じである液相
成長の酸化膜５と金メッキ膜１１Ａを形成する。次に全
面にフォトレジスト膜１２を１．５μｍの厚さ塗布し、
スルーホール形成用マスクでパターニングを行う。この
時、アライメントのずれがあると、フォレジスト膜が除
去された部分に酸化膜５が露出する。
【００２３】次に図３（ｂ）に示すように、無電界メッ
キ法により金メッキ膜１１Ａ上に金膜を１．２μｍの厚
さ成長させ、スルーホール中に金電極１３を形成する。
この時、金膜は金メッキ膜１１Ａ上のみに成長し、酸化
膜５上には成長しない。次に図３（ｃ）に示すように、
フォトレジスト膜１２を除去した後、ポリイミド系樹脂
膜７を２．４μｍの厚さに塗布し熱処理を行う。次に、
図３（ｄ）に示すように、ポリイミド系樹脂膜７を金電
極１３の上部が露出するまでエッチバックし、層間絶縁
膜を完成させる。
キ法により金メッキ膜１１Ａ上に金膜を１．２μｍの厚
さ成長させ、スルーホール中に金電極１３を形成する。
この時、金膜は金メッキ膜１１Ａ上のみに成長し、酸化
膜５上には成長しない。次に図３（ｃ）に示すように、
フォトレジスト膜１２を除去した後、ポリイミド系樹脂
膜７を２．４μｍの厚さに塗布し熱処理を行う。次に、
図３（ｄ）に示すように、ポリイミド系樹脂膜７を金電
極１３の上部が露出するまでエッチバックし、層間絶縁
膜を完成させる。
【００２４】このように第３の実施例によれば、フォト
レジスト膜１２のパターニングの際にスルーホールがず
れて形成され空隙が生じても、ポリイミド系樹脂膜７で
埋めることができる。このため空隙による不良率を、従
来の２０％から０％に低減させることができた。尚、金
電極１３を形成した後に従来のプラズマＣＶＤ酸化膜を
形成すると、層間絶縁膜を平坦化することはできない。
レジスト膜１２のパターニングの際にスルーホールがず
れて形成され空隙が生じても、ポリイミド系樹脂膜７で
埋めることができる。このため空隙による不良率を、従
来の２０％から０％に低減させることができた。尚、金
電極１３を形成した後に従来のプラズマＣＶＤ酸化膜を
形成すると、層間絶縁膜を平坦化することはできない。
【００２５】
【発明の効果】以上説明したように本発明は、液相成長
法による酸化膜の間に無電解メッキ法による金属配線を
形成するため、その上に形成するポリイミド系樹脂膜か
らなる層間絶縁膜を平坦化できる。従って上層配線を微
細化できるという効果がある。
法による酸化膜の間に無電解メッキ法による金属配線を
形成するため、その上に形成するポリイミド系樹脂膜か
らなる層間絶縁膜を平坦化できる。従って上層配線を微
細化できるという効果がある。
【００２６】また、酸化膜上のポリイミド系樹脂膜は内
部応力が小さいため、クラックやはがれによる不良を低
減させることができ、更にスルーホール内に空隙が生じ
ても樹脂で埋めることができるため、空隙による不良を
なくするもできる。
部応力が小さいため、クラックやはがれによる不良を低
減させることができ、更にスルーホール内に空隙が生じ
ても樹脂で埋めることができるため、空隙による不良を
なくするもできる。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】従来例を説明するための半導体チップの断面
図。
図。
【図５】従来例を説明するための半導体チップの断面
図。
図。
【図６】従来例を説明するための半導体チップの断面
図。
図。
１ シリコン基板 ２ 熱酸化膜 ５ 酸化膜 ７ ポリイミド系樹脂膜 ７Ａ 接着用ポリイミド系樹脂膜 ８ チタン・タングステン膜 ９ 白金膜 １０，１２，１４ フォトレジスト膜 １１，１１Ａ 金メッキ膜 １３ 金電極 １７ 段差 １８ ＣＶＤ酸化膜 １９ スルーホール ２０ 空隙
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
た金属配線と、この金属配線間に液相成長法により形成
され金属配線とほぼ同じ厚さの酸化膜と、この酸化膜と
前記金属配線の上面に形成された塗布膜とを含むことを
特徴とする半導体装置。 - 【請求項２】 金属配線は密着用金属膜とバリア用金属
膜と配線用金属膜とから構成される請求項１記載の半導
体装置。 - 【請求項３】 塗布膜はポリイミド系樹脂膜である請求
項１記載の半導体装置。 - 【請求項４】 塗布膜は２層のポリイミド系樹脂膜から
構成される請求項１記載の半導体装置。 - 【請求項５】 半導体基板上に絶縁膜を介して第１およ
び第２の金属膜を順次被着する工程と、前記第２の金属
膜上にフォトレジスト膜を形成したのちパターニングす
る工程と、前記フォトレジスト膜をマスクにして前記第
１および第２の金属膜をエッチングし前記絶縁膜を露出
させる工程と、露出した前記絶縁膜上に液相成長法によ
り酸化膜を形成する工程と、前記フォトレジスト膜を除
去したのち前記第２の金属膜上に無電解メッキ法により
金メッキ膜を形成する工程と、前記酸化膜と前記金メッ
キ膜上にポリイミド系樹脂膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に絶縁膜を介して第１およ
び第２の金属膜を順次被着する工程と、前記第２の金属
膜上に第１のフォトレジスト膜を形成したのちパターニ
ングする工程と、前記第１のフォトレジスト膜をマスク
にして前記第１および前記第２の金属膜をエッチングし
前記絶縁膜を露出させる工程と、露出した前記絶縁膜上
に液相成長法により酸化膜を形成する工程と、前記第１
のフォトレジスト膜を除去したのち前記第２の金属膜上
に無電解メッキ法により金メッキ膜を形成する工程と、
この金メッキ膜を含む全面に第２のフォトレジスト膜を
形成したのちパターニングしスルーホールを形成して前
記金メッキ膜の表面を露出する工程と、このスルーホー
ル内の前記金メッキ膜上に無電解メッキ法により金電極
を形成する工程と、前記第２のフォトレジスト膜を除去
したのち全面にポリイミド系樹脂膜を形成する工程と、
このポリイミド樹脂をエッチングし前記金電極を露出さ
せる工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23445992A JPH0684908A (ja) | 1992-09-02 | 1992-09-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23445992A JPH0684908A (ja) | 1992-09-02 | 1992-09-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684908A true JPH0684908A (ja) | 1994-03-25 |
Family
ID=16971338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23445992A Pending JPH0684908A (ja) | 1992-09-02 | 1992-09-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684908A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339975A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| WO2020039574A1 (ja) * | 2018-08-24 | 2020-02-27 | キオクシア株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-09-02 JP JP23445992A patent/JPH0684908A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08339975A (ja) * | 1995-06-13 | 1996-12-24 | Nec Corp | 半導体装置の製造方法 |
| WO2020039574A1 (ja) * | 2018-08-24 | 2020-02-27 | キオクシア株式会社 | 半導体装置およびその製造方法 |
| CN112292757A (zh) * | 2018-08-24 | 2021-01-29 | 铠侠股份有限公司 | 半导体装置及其制造方法 |
| US11587871B2 (en) | 2018-08-24 | 2023-02-21 | Kioxia Corporation | Semiconductor device and method of manufacturing same |
| CN112292757B (zh) * | 2018-08-24 | 2024-03-05 | 铠侠股份有限公司 | 半导体装置及其制造方法 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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