JPS63312658A

JPS63312658A - 半導体装置の製造方法

Info

Publication number: JPS63312658A
Application number: JP14794987A
Authority: JP
Inventors: Susumu Oi; 進大井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-06-16
Filing date: 1987-06-16
Publication date: 1988-12-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明は半導体装置の製造方法に関し、特に平坦な多層
配線を有する半導体装置の製造方法に関する。

〔従来の技術〕

従来、集積回路の高集積化に伴なって微細多層配線技術
が要求されてきている。これを実現するには、下層の導
電層の段部において上層の導電層の平坦性を向上する必
要があり、また下層と上層の導電層を接続するバイアホ
ール（コンタクトホール）での上層導電層の平坦性を良
くすることが必要とされる。

従来、後者の対策のひとつとして無電解メッキ法により
バイアホールを埋込む方法がある。この方法は、第４図
（ａ）に示すように半導体基板２１表面の絶縁膜２２上
に形成した下層導電層２３の表面に、バイアホールに埋
込むべき金属が無電解メンキ可能な金属■り２４を一体
に形成しておき、この金属膜２４を下層導電層２３とと
もにバターニングをして下層配線を形成しておく。そし
て、同図（ｂ）に示すように層間を色縁膜２５を形成し
、バイアホール２６を開設した後に、無電解メッキ法に
よりバイアホール２６内にのみＮｉにッケル）等のメッ
キ層２７を形成し、しかる上で上層導電層２８を形成す
る方法である。

〔発明が解決しようとする問題点〕

上述した従来の技術では、バイアホール２６内にのみ選
択的に無電解メッキ層２７を埋設するためには、下層導
電層２３を形成する際に下層導電層２３の表面に無電解
メッキが可能な金属膜２４を形成し、かつこれらの層を
所要パターンにエツチングする工程が必要とされる。し
かしながら、一般に異種の金属層をエツチングするのは
、コロ−ジョン等が発生し易く非常に難しいとされおり
、このため工程に特殊な技術が必要とされて製造が複雑
化するという問題がある。

また、無電解メッキ層として例えばＮｉメ・７キ層を用
いる場合には下地金属膜としてＰｄ（パラジウム）を用
いることが多いが、このＰｄは通常のドライエツチング
ではエツチングが困難であり、製造が更に困難になる。

また、下層の配線を二層に形成した場合には下層配線の
耐マイグレーション性が低下するといった問題もある。

本発明は特殊な技術を用いることなく容易に多層配線の
平坦化を図ることができる半導体装置の製造方法を提供
することを目的としている。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板に形成し
た下層導電層上に絶縁膜を形成する工程と、この絶縁膜
上にフォトレジストを成膜しかつこのフォトレジストを
マスクとして絶縁膜を開孔する工程と、この開孔に対し
て等方エツチングを施して開孔をフォトレジストパター
ンよりも広げる工程と、全面に金属薄膜を被着させ、か
つこの金属薄膜を前記フォトレジストと同時に除去して
開孔内の下層導電層上にのみ金属薄膜を残す工程と、無
電解メッキ法により残された金属薄膜上にのみメッキ層
を形成して開孔を埋設する工程と、絶縁膜上の少なくと
も開孔を含む領域に上層導電層を形成する工程を含み、
下Ｎ導電層上の金属薄膜をエツチングすることな（メッ
キ層を開孔内に埋設することを可能としている。

〔実施例〕

次に、本発明を図面を参照して説明する。

（第１実施例）第１図（ａ）乃至第１図（ｄ）は本発明の第１実施例を
工程順に示す縦断面図である。

先ず、第１図（ａ）のように半導体基板１の表面シリコ
ン酸化膜２上に所要パターンで第１層目のアルミニウム
配線３を形成後、ＣＶＤ法によってＣＶＤシリコン酸化
膜４を全面に成長する。

次に、同図（ｂ）のようにフォトレジスト５をマスクに
ＣＶＤシリコン酸化膜４を異方性エツチングによって除
去し、バイアホール６を開設する。

その後等方性エツチングによって更にＣＶＤシリコン酸
化膜４をサイドエツチングし、同図（Ｃ）のようにフォ
トレジスト５のひさし５ａができるようにする。その上
で、全面にパラジウムの薄膜７を被着させ、更にフォト
レジスト５を剥離することによってバイアホール６内の
第１層目のアルミニウム配線３の上面のみにパラジウム
薄膜７を残す。

次に、同図（ｄ）のように無電解メッキ法によってＮｉ
メッキを施し、バイアホール６が完全に埋設される状態
にＮｉメッキ層８を形成する。その上で第２層目のアル
ミニウム配線９を形成することで、バイアホール部での
平坦性の良好な二層配線構造が実現できる。

なお、この場合、第２図（ａ）に示すようにパラジウム
薄膜７がバイアホール６内においてＣＶＤシリコン酸化
膜４の側壁に付着してしまうと、Ｎｉメッキは等方的に
成長するので、バイアホール６内に形成されるＮｉメッ
キ層８はＣＶＤシリコン酸化膜４の段に沿って突起がで
きてしまう。

このため、パラジウム膜７を第１層目のアルミニウム配
線３の上面のみに残すことが肝要である。

（第２実施例）第３図（ａ）乃至第３図（ｄ）は本発明の第２実施例を
工程順に示す縦断面図であり、ここでは本発明を拡散層
のコンタクト部に適用した実施例を示している。

先ず、第３図（ａ）のようにシリコン基ｔｒ！ｉ１１に
形成されたシリコン酸化膜１２をフォトレジスト１４を
マスクにして選択除去し、シリコン基板１１に形成した
拡散層１３上にコンタクトホール１５を開孔する。その
後、同図（ｂ）のように等方性エツチングによりシリコ
ン酸化膜１２をサイドエツチングし、コンタクトホール
１５内にフォトレジスト１４のひさし１４ａを形成する
。

次いで、同図（Ｃ）のように全面にパラジウム薄膜１６
を被着し、更にフォトレジスト１４を除去することによ
りコンタクトホール１５以外のパラジウム薄膜１６を除
去する。

その後、同図（ｄ）のように無電解Ｎｉメッキを行って
コンタクトホール１５内のみにＮｉメッキ層１７を形成
し、この上に第１層目の配線１８を形成することでコン
タクト部での平坦性が良好な配線を実現できる。　　− 以上、第１と第２の実施例では、パラジウム膜上に無電
解メッキ法によるＮｉ層を形成してホール内を埋設して
いるが、本発明はこれらに限定されず、Ａ　ｕ等の他の
金属を用いて薄膜や無電解メッキ層を形成しても同様に
実施できる。

〔発明の効果］　　　　　　。

以上説明したように本発明は、無電解メッキが可能とさ
れる金属薄膜を、フォトレジストを利用して開孔内の下
層導電層上にのみ残し、しかる上でこの金属薄膜上にメ
ッキ層を形成して開孔を埋設しているので、金属薄膜を
下層導電層と同時にエツチングする必要がなく、平坦な
多層配線構造を容易に実現でき、これにより高集積度、
高信頼度の多層配線構造の半導体装置を得ることができ
る。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｄ）は本発明の第１実施例を
工程順に示す縦断面図、第２図（ａ）及び（ｂ）は工程
途中における注意すべき点を説明する縦断面図、第３図
（ａ）乃至第３図（ｄ）は本発明の第２実施例を工程順
に示す縦断面図、第４図（ａ）及び（ｂ）は従来方法を
説明するための縦断面図である。１・・・半導体基板、２・・・シリコン酸化膜、３・・
・第１層アルミニウム配線、４・・・ＣＶＤシリコン酸
化膜、５・・・フォトレジスト、６・・・バイアホール
、７・・・パラジウム薄膜、８・・・Ｎｉメッキ層、９
・・・第２層アルミニウム配線、１１・・・シリコンＭ
＋Ｌ１２・・・シリコン酸化膜、１３・・・拡散層、１
４・・・フォトレジスト、１５・・・コンタクトホール
、１６・・・パラジウム薄膜、１７・・・Ｎｉメッキ層
、１８・・・第１層アルミニウム配線、２１・・・半導
体基板、２２・・・絶縁膜、２３・・・下層導電層、２
４・・・金属膜、２５・・・層間絶縁膜、２６・・・バ
イアホール、２７・・・Ｎｉメッキ層、２８・・・上層
導電層。第３図

Claims

【特許請求の範囲】

（１）半導体基板に形成した下層導電層上に絶縁膜を形
成する工程と、この絶縁膜上にフォトレジストを成膜し
かつこのフォトレジストをマスクとして前記絶縁膜を開
孔する工程と、この開孔に対して等方エッチングを施し
て開孔をフォトレジストパターンよりも広げる工程と、
全面に金属薄膜を被着させ、かつこの金属薄膜を前記フ
ォトレジストと同時に除去して前記開孔内の下層導電層
上にのみ金属薄膜を残す工程と、無電解メッキ法により
残された金属薄膜上にのみメッキ層を形成して開孔を埋
設する工程と、前記絶縁膜上の少なくとも開孔を含む領
域に上層導電層を形成する工程を含むことを特徴とする
半導体装置の製造方法。