JPH02168651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02168651A JPH02168651A JP32407088A JP32407088A JPH02168651A JP H02168651 A JPH02168651 A JP H02168651A JP 32407088 A JP32407088 A JP 32407088A JP 32407088 A JP32407088 A JP 32407088A JP H02168651 A JPH02168651 A JP H02168651A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線形
成方法に関する。
成方法に関する。
従来、この種のポリイミドを層間絶縁膜に使用した集積
回路のスルーホール形成には、フォトレジスト、又は無
機絶縁膜がポリイミドのエツチングマスクとして使用さ
れていた。
回路のスルーホール形成には、フォトレジスト、又は無
機絶縁膜がポリイミドのエツチングマスクとして使用さ
れていた。
また、従来技術ではポリイミドを層間絶縁膜とする多層
配線では１層目の配線としてはアルミ（アルミニウム）
又はアルミ合金単層膜が使用されていた。
配線では１層目の配線としてはアルミ（アルミニウム）
又はアルミ合金単層膜が使用されていた。
上述した従来のフォトレジストをポリイミドのエツチン
グマスクとして使用した場合、フォトレジストとポリイ
ミドの選択比がとれずポリイミドをエツチングするため
には、フォトレジストをボリイミドより膜厚を厚くする
必要があり、微細なパターン形成が困難であった。
グマスクとして使用した場合、フォトレジストとポリイ
ミドの選択比がとれずポリイミドをエツチングするため
には、フォトレジストをボリイミドより膜厚を厚くする
必要があり、微細なパターン形成が困難であった。
また上述したもう一つの従来技術の無機絶縁膜をポリイ
ミドのエツチングマスクに使用する場合、ポリイミドの
エツチングガスに使用するＣＦ４により無機絶縁膜もエ
ツチングされてしまうため、選択比が小さく、良好なス
ルーホール形成が不可能であった。
ミドのエツチングマスクに使用する場合、ポリイミドの
エツチングガスに使用するＣＦ４により無機絶縁膜もエ
ツチングされてしまうため、選択比が小さく、良好なス
ルーホール形成が不可能であった。
また上述したもう一つの従来記述のアルミの単層膜を集
積回路の配線に使用した場合、配線幅の微細化が進むに
つれ、アルミのマイグレーションによる断線不良が発生
し集積回路の信頼性が悪くなるという欠点があった。
積回路の配線に使用した場合、配線幅の微細化が進むに
つれ、アルミのマイグレーションによる断線不良が発生
し集積回路の信頼性が悪くなるという欠点があった。
本発明の半導体装置の製造方法は、従来技術で素子を形
成した半導体基板の一層目の配線としてアルミ又はアル
ミ合金とこの上に高融点金属層又はシリサイド層を形成
し、２層構造にする工程と、半導体基板にポリイミドを
回転塗布し熱処理する工程と、熱処理後のポリイミドが
ウェハー全面に形成された半導体基板にアルミを成膜す
る工程と、アルミをフォトレジストを用いてスルーホー
ルのパターニング形成をする工程と、アルミをエツチン
グマスクに使用してポリイミドをドライエッチする工程
と、アルミをアルミのエツチング液で、ウェットエツチ
ングする工程と、スルーホール開孔後の半導体基板にス
パッタ法又は蒸着法により２層目の配線層を形成し、フ
ォトレジストを使用して配線パターンを形成することを
有している。
成した半導体基板の一層目の配線としてアルミ又はアル
ミ合金とこの上に高融点金属層又はシリサイド層を形成
し、２層構造にする工程と、半導体基板にポリイミドを
回転塗布し熱処理する工程と、熱処理後のポリイミドが
ウェハー全面に形成された半導体基板にアルミを成膜す
る工程と、アルミをフォトレジストを用いてスルーホー
ルのパターニング形成をする工程と、アルミをエツチン
グマスクに使用してポリイミドをドライエッチする工程
と、アルミをアルミのエツチング液で、ウェットエツチ
ングする工程と、スルーホール開孔後の半導体基板にス
パッタ法又は蒸着法により２層目の配線層を形成し、フ
ォトレジストを使用して配線パターンを形成することを
有している。
上述した従来技術のフォトレジスト又は無機絶縁膜をポ
リイミドのドライエッチのマスクに使用した場合、エツ
チングガスとして０□とＣＦ４を用いるため、選択比が
低くポリイミドのエツチングマスクとしては不向きであ
った。これに対し、本発明は、集積回路基板の１層目の
配線材料として、Ａｕ又はＡｕ合金上に高融点金属又は
シリサイドをもうけることによるストレスマイグレーシ
ョン強度の向上と、アルミをポリイミドのドライエッチ
マスクに使用することによる高選択比化により、微細で
良好な形状のスルーホール形成ができるという相違点を
有する。
リイミドのドライエッチのマスクに使用した場合、エツ
チングガスとして０□とＣＦ４を用いるため、選択比が
低くポリイミドのエツチングマスクとしては不向きであ
った。これに対し、本発明は、集積回路基板の１層目の
配線材料として、Ａｕ又はＡｕ合金上に高融点金属又は
シリサイドをもうけることによるストレスマイグレーシ
ョン強度の向上と、アルミをポリイミドのドライエッチ
マスクに使用することによる高選択比化により、微細で
良好な形状のスルーホール形成ができるという相違点を
有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
（ａ）は、従来技術で素子形成された半導体基板１に一
層目の配線層を形成する工程で、スパッタ法でＡＡＩ％
Ｓｉ膜を１μｍ、その上にＷＳｉ膜を０．１μｍを連続
で成膜する。次に吸光性のあるポジレジストを使用して
、配線パターンを形成し、レジストをマスクにＷＳｉ膜
とＡ４１％Ｓｉ膜を異方性ドライエッチを行い、レジス
トを除去し、第１アルミ配線３．ＷＳｉ配線４を形成す
る。
層目の配線層を形成する工程で、スパッタ法でＡＡＩ％
Ｓｉ膜を１μｍ、その上にＷＳｉ膜を０．１μｍを連続
で成膜する。次に吸光性のあるポジレジストを使用して
、配線パターンを形成し、レジストをマスクにＷＳｉ膜
とＡ４１％Ｓｉ膜を異方性ドライエッチを行い、レジス
トを除去し、第１アルミ配線３．ＷＳｉ配線４を形成す
る。
次にポリイミド５をスピンナーで最終膜厚１．５μｍに
塗布できる条件で回転塗布し、その後、Ｎ、雰囲気中で
２５０℃３０分、４００℃６０分の熱処理を行うことで
（ｂ）が形成できる。
塗布できる条件で回転塗布し、その後、Ｎ、雰囲気中で
２５０℃３０分、４００℃６０分の熱処理を行うことで
（ｂ）が形成できる。
次にスパッタ法によってＰｕｒｅＡｊ７６を膜厚３００
０人成膜しくｃ）を形成する。
０人成膜しくｃ）を形成する。
次に吸光性のあるポジレジストを使用してスルーホール
７のパターンを形成しアルミのドライエッチのガス条件
でレジストをマスクにＰｕｒｅＡｉ７６を異方性ドライ
エッチ法でエツチングした後、レジストを剥離し、（ｄ
）を形成する。
７のパターンを形成しアルミのドライエッチのガス条件
でレジストをマスクにＰｕｒｅＡｉ７６を異方性ドライ
エッチ法でエツチングした後、レジストを剥離し、（ｄ
）を形成する。
次にポリイミド５を０２８０％、ＣＦ、２０％の混合ガ
スでＰｕｒｅＡＡ６をマスクにして約８０００全面度の
等方性ドライエッチを行うと、（ｅ）のようになる。さ
らにポリイミド５の残りの部分を同じ混合ガスを使用し
て、異方性ドライエッチを行い、（ｆ）を形成する。
スでＰｕｒｅＡＡ６をマスクにして約８０００全面度の
等方性ドライエッチを行うと、（ｅ）のようになる。さ
らにポリイミド５の残りの部分を同じ混合ガスを使用し
て、異方性ドライエッチを行い、（ｆ）を形成する。
次にエツチングマスクに使用したＰｕ ｒ ｅＡＩ；１
６をリン酸でエツチング除去し、（ｇ）を形成する。
６をリン酸でエツチング除去し、（ｇ）を形成する。
次にＣＦ、８０％、ｏｚｚｏ％のガス条件でスルーホー
ル部のＷＳｉ、をポリイミドをマスクに異方性ドライエ
ッチを行い、１層目のＡ１配線３を露出させると（ｈ）
のようになる。
ル部のＷＳｉ、をポリイミドをマスクに異方性ドライエ
ッチを行い、１層目のＡ１配線３を露出させると（ｈ）
のようになる。
次に２層目の配線８をスパッタ法で成膜しくｉ）の構造
にする。次に吸光性のあるポジレジストを塗布し、ステ
ッパーで露光し現像を行い、配線パターンを形成し、異
方性ドライエッチ法でアルミの配線パターン８を形成す
ると（Ｄの構造ができる。
にする。次に吸光性のあるポジレジストを塗布し、ステ
ッパーで露光し現像を行い、配線パターンを形成し、異
方性ドライエッチ法でアルミの配線パターン８を形成す
ると（Ｄの構造ができる。
第２図は本発明の実施例２の縦断面図である。
（ａ）は従来技術で素子形成された集積回路基板２１に
一層目の配線層を形成する工程で、スパッタ法でＡｎ１
％Ｓｉ膜を０，８μｍ成膜し、次に吸光性のあるポリレ
ジストを使用して配線パターンを形成し、レジストをマ
スクにＡＡＩ％Ｓｉ膜の異方性ドライエッチを行い、レ
ジストを除去し、その後配線パターン上に選択的にタン
グステンをＷＦ６の還元によるＣＶＤ法で１０００人成
膜しＣＶＤタングステン層２４を形成したものである。
一層目の配線層を形成する工程で、スパッタ法でＡｎ１
％Ｓｉ膜を０，８μｍ成膜し、次に吸光性のあるポリレ
ジストを使用して配線パターンを形成し、レジストをマ
スクにＡＡＩ％Ｓｉ膜の異方性ドライエッチを行い、レ
ジストを除去し、その後配線パターン上に選択的にタン
グステンをＷＦ６の還元によるＣＶＤ法で１０００人成
膜しＣＶＤタングステン層２４を形成したものである。
次にポリイミド２５をスピンナーで最終膜厚１６２μｍ
に塗布できる条件で回転塗布し、その後Ｎ２雰囲気で２
５０℃３０分、４００℃６０分の熱処理を行うことで（
ｂ）が形成できる。
に塗布できる条件で回転塗布し、その後Ｎ２雰囲気で２
５０℃３０分、４００℃６０分の熱処理を行うことで（
ｂ）が形成できる。
次にスパッタ法によってＰｕｒｅＡＡ２６を膜厚３００
０人成膜しくｃ）を形成する。次に吸光性のあるポジレ
ジストを使用して、スルーホール２７のパターンを形成
し、アルミのドライエッチのガス条件で、レジストをマ
スクにＰｕｒｅＡＩ２２６を異方性ドライエッチ法でエ
ツチングした後、レジストを剥離し、（ｄ）を形成する
。次にポリイミド２５を０２８０％、ＣＦ４２０％の混
合ガスでＰｕｒｅＡｕ２６をエツチングマスクにして、
約６０００全面度の等方性ドライエッチを行うと、（ｅ
）のようになる。さらにポリイミド２５の残りの部分を
同じ混合ガスで異方性ドライエッチを行いＣＤを形成す
る。次にポリイミドのエツチングマスクに使用したＰｕ
ｒｅＡＡ’２６をリン酸でエツチング除去しくｇ）を形
成する。
０人成膜しくｃ）を形成する。次に吸光性のあるポジレ
ジストを使用して、スルーホール２７のパターンを形成
し、アルミのドライエッチのガス条件で、レジストをマ
スクにＰｕｒｅＡＩ２２６を異方性ドライエッチ法でエ
ツチングした後、レジストを剥離し、（ｄ）を形成する
。次にポリイミド２５を０２８０％、ＣＦ４２０％の混
合ガスでＰｕｒｅＡｕ２６をエツチングマスクにして、
約６０００全面度の等方性ドライエッチを行うと、（ｅ
）のようになる。さらにポリイミド２５の残りの部分を
同じ混合ガスで異方性ドライエッチを行いＣＤを形成す
る。次にポリイミドのエツチングマスクに使用したＰｕ
ｒｅＡＡ’２６をリン酸でエツチング除去しくｇ）を形
成する。
実施例２では、実施例１のＷＳｉ層４０代りにＣＶＤタ
ングステン層２４で形成したがこの材料は比抵抗が低く
ＰｕｒｅＡｊ７の５倍程度であるため、実施例１の第１
図（ｈ）で実施したスルーホール部のＷＳｊ層４の除去
に対応する処理を行う必要がなく、そのまま２層目の配
線層２８をスパッタ法で成膜し、（ｇ）の構造を得る。
ングステン層２４で形成したがこの材料は比抵抗が低く
ＰｕｒｅＡｊ７の５倍程度であるため、実施例１の第１
図（ｈ）で実施したスルーホール部のＷＳｊ層４の除去
に対応する処理を行う必要がなく、そのまま２層目の配
線層２８をスパッタ法で成膜し、（ｇ）の構造を得る。
次に吸光性のあるポジレジストを塗布し、ステッパーで
露光。
露光。
現像、異方性ドライエッチを経て、（ｉ）の２層目の配
線パターンを形成する。
線パターンを形成する。
以上説明したように本発明は、集積回路基板の１層目の
配線としてアルミ又はアルミ合金上に高融点金属層又は
シリサイド層を形成することにより、微細配線のアルミ
のストレスマイグレーションによる断線不良が低減でき
る。又、アルミをポリイミドのスルーホールドライエッ
チのマスクとして使用できる。
配線としてアルミ又はアルミ合金上に高融点金属層又は
シリサイド層を形成することにより、微細配線のアルミ
のストレスマイグレーションによる断線不良が低減でき
る。又、アルミをポリイミドのスルーホールドライエッ
チのマスクとして使用できる。
もう一つの効果としてアルミをポリイミドのスルーホー
ル形成時のドライエッチマスクとして使用すると、ポリ
イミドエッチに使用するエツチングガスのＣＦ、と０２
に対してアルミは無限大の選択比があるため、微細で形
状の良いスルーホール形成ができる。
ル形成時のドライエッチマスクとして使用すると、ポリ
イミドエッチに使用するエツチングガスのＣＦ、と０２
に対してアルミは無限大の選択比があるため、微細で形
状の良いスルーホール形成ができる。
ド、６・・・・・・ＰｕｒｅＡＣ７・・・・・・スルー
ホール、８・・・・・・第２アルミ配線。
ホール、８・・・・・・第２アルミ配線。
第２図は本発明の実施例２の縦断面図である。
２１・・・・・・集積回路基板、２２・・・・・・酸化
膜、２３・・・・・・第１Ａｊ２１％Ｓｉ配線、２４・
・・・・・ＣＶＤタングステン層、２５・・・・・・ポ
リイミド、２６・・・・・・Ｐｕ ｒ ｅＡＣ，２７・
・・・・・スルーホール、２８・・・・・・２層目配線
。
膜、２３・・・・・・第１Ａｊ２１％Ｓｉ配線、２４・
・・・・・ＣＶＤタングステン層、２５・・・・・・ポ
リイミド、２６・・・・・・Ｐｕ ｒ ｅＡＣ，２７・
・・・・・スルーホール、２８・・・・・・２層目配線
。
代理人 弁理士 内 原 晋
第１図は本発明の実施例１の縦断面図である。
１・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・第１アルミ配線、４・・・・・・ＷＳｉ配
線、５・・・・・・ボリイミ充 図 第２図
・・・・・・第１アルミ配線、４・・・・・・ＷＳｉ配
線、５・・・・・・ボリイミ充 図 第２図
Claims (1)
- 集積回路を形成した半導体基板の一層目の配線としてア
ルミ又はアルミ合金とこの上に高融点金属又はシリサイ
ド層を形成して多層構造にする工程と、前記集積回路基
板にポリイミド樹脂を回転塗布し、熱処理する工程と、
前記熱処理後の集積回路基板にアルミを蒸着法又はスパ
ッタ法で成膜する工程と、前記アルミをフォトレジスト
を使用してスルーホールのパターニング形成する工程と
、前記アルミをポリイミドのスルーホールドライエッチ
ングのマスクに使用してポリイミドをエッチングする工
程と、前記アルミを全面エッチングする工程と、前記の
スルーホール開孔後の集積回路基板にスパッタ法又は蒸
着法によって２層目の配線層を形成した後、２層目配線
パターンを形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32407088A JPH02168651A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32407088A JPH02168651A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168651A true JPH02168651A (ja) | 1990-06-28 |
Family
ID=18161815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32407088A Pending JPH02168651A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168651A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158884A (en) * | 1978-06-06 | 1979-12-15 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5572059A (en) * | 1978-11-25 | 1980-05-30 | Toshiba Corp | Preparation of semiconductor device |
| JPS6043858A (ja) * | 1983-08-22 | 1985-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62249451A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 多層配線構造体の製造法 |
-
1988
- 1988-12-21 JP JP32407088A patent/JPH02168651A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158884A (en) * | 1978-06-06 | 1979-12-15 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
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