JPH0239569A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0239569A JPH0239569A JP18825388A JP18825388A JPH0239569A JP H0239569 A JPH0239569 A JP H0239569A JP 18825388 A JP18825388 A JP 18825388A JP 18825388 A JP18825388 A JP 18825388A JP H0239569 A JPH0239569 A JP H0239569A
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- 239000000758 substrate Substances 0.000 claims abstract description 40
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係り、特に半導体基板に貫通孔を
有し、ここでこの半導体基板の表面と裏面に形成された
電極を接続させた半導体装置の構造に関する （従来の技術） 従来、ＧａＡｓ電力ＦＥＴや、ＧａＡｓ Ｆ Ｅ Ｔを
能動素子とするモノリシック型マイクロ波集積回路（Ｍ
ＭＩＣ）における接地用電極のパッケージ等の接地面へ
の接続方法として、ワイヤボンディングにより接地を行
うものがある。この方法によると、ボンディングワイヤ
のインダクタンス成分が、ＲＦ特性を劣化させるという
欠点がある。
有し、ここでこの半導体基板の表面と裏面に形成された
電極を接続させた半導体装置の構造に関する （従来の技術） 従来、ＧａＡｓ電力ＦＥＴや、ＧａＡｓ Ｆ Ｅ Ｔを
能動素子とするモノリシック型マイクロ波集積回路（Ｍ
ＭＩＣ）における接地用電極のパッケージ等の接地面へ
の接続方法として、ワイヤボンディングにより接地を行
うものがある。この方法によると、ボンディングワイヤ
のインダクタンス成分が、ＲＦ特性を劣化させるという
欠点がある。
そこで第４図に示すように、表面に接地用の表面側電極
１０２を設けたＧａＡｓ基板１０１に対し、その表面側
電極１０２に対向する部位にてこれに達する貫通孔１０
３を設け、前記ＧａＡｓ基板１０１の裏面にメタライズ
を施して前記貫通口１０３内面を含む裏面側電極１０４
を形成し、表面側電極１０２と電気的に導通させた構造
も採用されている。この構造によれば、パッケージ等の
接地面へマウントにより直接接地することにより、イン
ダクタンス成分を極力低減できる。
１０２を設けたＧａＡｓ基板１０１に対し、その表面側
電極１０２に対向する部位にてこれに達する貫通孔１０
３を設け、前記ＧａＡｓ基板１０１の裏面にメタライズ
を施して前記貫通口１０３内面を含む裏面側電極１０４
を形成し、表面側電極１０２と電気的に導通させた構造
も採用されている。この構造によれば、パッケージ等の
接地面へマウントにより直接接地することにより、イン
ダクタンス成分を極力低減できる。
第５図（ａ）、（ｂ）は、この構造を実現する方法を示
すための、工程断面図である。
すための、工程断面図である。
まず、第５図（ａ）に示すように、ＧａＡｓ基板１０１
の表面に、蒸着等により、表面側電極１０２を形成する
。次に、第５図（ｂ）に示すように、ラッピングにより
ＧａＡｓ基板１０１ を裏面側から薄くした後、さらに
選択的なドライエツチング又はウェットエツチングを施
し、前記表面側電極１０２に達するように、基板に貫通
孔１０３を設ける。そして、裏面から金属の蒸着及びメ
ツキを施し、裏面側電極１０４を形成し、第４図に示す
構造を完成する。
の表面に、蒸着等により、表面側電極１０２を形成する
。次に、第５図（ｂ）に示すように、ラッピングにより
ＧａＡｓ基板１０１ を裏面側から薄くした後、さらに
選択的なドライエツチング又はウェットエツチングを施
し、前記表面側電極１０２に達するように、基板に貫通
孔１０３を設ける。そして、裏面から金属の蒸着及びメ
ツキを施し、裏面側電極１０４を形成し、第４図に示す
構造を完成する。
上記構造によると、第７図に示すように、パッケージ等
のマウント基板１０５ヘハンダ１０６等によりマウント
を行なった際に、貫通孔内部に雰囲気が封塞されて気泡
１０７となり、熱抵抗の増大や、気泡１０７の熱膨張に
よる貫通孔上部の電極１０２の破損を招いたりすること
がある。更には、ラッピング時に基板厚の基板面内ばら
つきや、貫通孔を形成する際の面内でエツチングむら等
がある場合。
のマウント基板１０５ヘハンダ１０６等によりマウント
を行なった際に、貫通孔内部に雰囲気が封塞されて気泡
１０７となり、熱抵抗の増大や、気泡１０７の熱膨張に
よる貫通孔上部の電極１０２の破損を招いたりすること
がある。更には、ラッピング時に基板厚の基板面内ばら
つきや、貫通孔を形成する際の面内でエツチングむら等
がある場合。
第８図に示すように、表面側電極１０２と裏面側電極１
０４の間に、ＧａＡｓの層１０１ａが薄く残っていて絶
縁されているものが生じることがある、又、これを防ぐ
ためにエツチング時間を十分長くすると、オーバーエツ
チングにより貫通孔内部の形状が崩れたり、ストッパの
役割をしている表面側電極１０２がかなり犯されてしま
う、という不都合がある。
０４の間に、ＧａＡｓの層１０１ａが薄く残っていて絶
縁されているものが生じることがある、又、これを防ぐ
ためにエツチング時間を十分長くすると、オーバーエツ
チングにより貫通孔内部の形状が崩れたり、ストッパの
役割をしている表面側電極１０２がかなり犯されてしま
う、という不都合がある。
上記の気泡１０７を防ぐ方法として、第９図に示すよう
に、貫通孔１０３を閉塞する表面側電極１０２に小さな
穴１０８を開け、そこから気泡を逃がす方法があるが、
この構造を実現するためには、第４図に示される構造を
実現する工程に加えて、第６図（ａ）〜（ｂ）に示すよ
うに、■穴を開ける部分以外への保護膜１０９の形成（
第６図（ａ））、■貫通孔をふさぐ電極１０２．１０４
へのドライエツチング、又はウエツ１−エツチングによ
る穴１１０１１Ｊけ（第６図（ｂ））、■保護膜の除去
、の３つの工程が増えることになる。
に、貫通孔１０３を閉塞する表面側電極１０２に小さな
穴１０８を開け、そこから気泡を逃がす方法があるが、
この構造を実現するためには、第４図に示される構造を
実現する工程に加えて、第６図（ａ）〜（ｂ）に示すよ
うに、■穴を開ける部分以外への保護膜１０９の形成（
第６図（ａ））、■貫通孔をふさぐ電極１０２．１０４
へのドライエツチング、又はウエツ１−エツチングによ
る穴１１０１１Ｊけ（第６図（ｂ））、■保護膜の除去
、の３つの工程が増えることになる。
又この方法では、上記の表面側電極１０２と裏面側電極
１０４の間に残るＧａＡｓ層１０１ａによる絶縁の発生
を防止することは出来ない。
１０４の間に残るＧａＡｓ層１０１ａによる絶縁の発生
を防止することは出来ない。
更に、上記の両方の構造について、蒸着及びメツキによ
り裏面側電極１０４を形成し表面側電極１０２と接触を
図るときに、画電極の間に大きな接触抵抗が生じること
がある。
り裏面側電極１０４を形成し表面側電極１０２と接触を
図るときに、画電極の間に大きな接触抵抗が生じること
がある。
その原因としては、ＧａＡｓのエツチング残りが部分的
に生じたり、基板のエツチング時に表面側電極１０２の
接触面が変質して絶縁膜が形成される、などが考えられ
る。
に生じたり、基板のエツチング時に表面側電極１０２の
接触面が変質して絶縁膜が形成される、などが考えられ
る。
（発明が解決しようとする課題）
以上述べたように従来の半導体装置では、半導体装置の
マウント基板へのマウント基板時に貫通孔に気泡が封入
したり、表面側電極と裏面側電極が基板のエツチング残
りにより絶縁されてしまう欠点が生じた。
マウント基板へのマウント基板時に貫通孔に気泡が封入
したり、表面側電極と裏面側電極が基板のエツチング残
りにより絶縁されてしまう欠点が生じた。
そこで、この発明は上記欠点に鑑みてなされたもので、
マウント基板へのマウントが容易で、表面側？！！極と
裏面側電極との接続が確実に達成できる半導体装置を提
供することを目的とする。
マウント基板へのマウントが容易で、表面側？！！極と
裏面側電極との接続が確実に達成できる半導体装置を提
供することを目的とする。
（課題を解決するための手段）
この発明にかかる半導体装置は、一方の面と他方の面と
の間を貫通して設けられた貫通孔を有する半導体基板と
、この半導体基板の一方の面の前記貫通孔の周縁及び前
記貫通孔の側壁内に延長して設けられた表面側電極と、
前記半導体基板の他方の面の前記貫通孔の周縁及び前記
貫通孔の側壁内に延長し、て設けられ、かつ前記表面側
電極と側壁内で接続した裏面側電極とを具備することを
特徴とする。
の間を貫通して設けられた貫通孔を有する半導体基板と
、この半導体基板の一方の面の前記貫通孔の周縁及び前
記貫通孔の側壁内に延長して設けられた表面側電極と、
前記半導体基板の他方の面の前記貫通孔の周縁及び前記
貫通孔の側壁内に延長し、て設けられ、かつ前記表面側
電極と側壁内で接続した裏面側電極とを具備することを
特徴とする。
（作 用）
この発明の半導体装置は、表面電極と裏面電極との接続
を半導体基板の貫通孔を施してインダクタンスを低減し
、かつ前記接続が確実に得られるとともにマウント基板
へのハンダ接続を容易にする。
を半導体基板の貫通孔を施してインダクタンスを低減し
、かつ前記接続が確実に得られるとともにマウント基板
へのハンダ接続を容易にする。
（実施例）
以下、本発明にかかる半導体装置の一実施例につき第１
図ないし第３図を参照して説明する。
図ないし第３図を参照して説明する。
第１図に一実施例の半導体装置の構造を断面斜視図で示
す。この第１図に示すように、ＧａＡｓ基板１０１に設
けた貫通口１１の側面において表面側電極１２と裏面側
電極１３が電気的に導通される構造になっている。この
構造によれば、第３図に示すように、マウント基板１０
５ヘハンダ１０６によりマウントを行なった際に、貫通
孔１１の内部に気泡が封塞されることがなくなる。
す。この第１図に示すように、ＧａＡｓ基板１０１に設
けた貫通口１１の側面において表面側電極１２と裏面側
電極１３が電気的に導通される構造になっている。この
構造によれば、第３図に示すように、マウント基板１０
５ヘハンダ１０６によりマウントを行なった際に、貫通
孔１１の内部に気泡が封塞されることがなくなる。
これにより、既に第７図および第８図によって説明した
表面電極の破損や、両電極間の絶縁等の欠点が改良され
る。
表面電極の破損や、両電極間の絶縁等の欠点が改良され
る。
第２図（ａ）〜（ｃ）にこの構造を実現する方法を工程
順に断面図で示す。まず、第２図（ａ）に示すように、
ラッピング前の一例の厚さ４００ｔＩ！ｎのＧａＡｓ基
板１０１上面の貫通孔形成予定域１１ａに、−例として
５０μｍ径の開口を有するポジ型フォトレジストのＡＺ
−ＬＰＩＯ（商品名・シブレイ社製）によるレジストパ
ターン１４を形成し、ついで、ＢＣＱ、系ガスを用いた
りアクティブ・イオン・エツチングを施してこの基板１
０１に深さ１５０μｓの開孔１１を設ける。この場合に
、開孔１１の深さを１５０−に設定したのは、最終的に
基板厚を１００−にするので；エツチング残りを生じな
いようこれよりも十分深くエツチングを施するようにし
ている。
順に断面図で示す。まず、第２図（ａ）に示すように、
ラッピング前の一例の厚さ４００ｔＩ！ｎのＧａＡｓ基
板１０１上面の貫通孔形成予定域１１ａに、−例として
５０μｍ径の開口を有するポジ型フォトレジストのＡＺ
−ＬＰＩＯ（商品名・シブレイ社製）によるレジストパ
ターン１４を形成し、ついで、ＢＣＱ、系ガスを用いた
りアクティブ・イオン・エツチングを施してこの基板１
０１に深さ１５０μｓの開孔１１を設ける。この場合に
、開孔１１の深さを１５０−に設定したのは、最終的に
基板厚を１００−にするので；エツチング残りを生じな
いようこれよりも十分深くエツチングを施するようにし
ている。
次に、第２図（ｂ）に示すように、上記レジストパター
ン１４を除去したのち蒸着によりＴｉ層： １０００人
、 ｐｔ層＝５００人、 Ａｕ層： ８０００人 をこ
の順に積層し表面側電極１２を形成する。
ン１４を除去したのち蒸着によりＴｉ層： １０００人
、 ｐｔ層＝５００人、 Ａｕ層： ８０００人 をこ
の順に積層し表面側電極１２を形成する。
次に、第２図（Ｑ）に示すように、ＧａＡｓ基板１０１
を裏面側からラッピングを施し、基板厚を１００μｓに
することにより貫通孔１１が形成される。
を裏面側からラッピングを施し、基板厚を１００μｓに
することにより貫通孔１１が形成される。
さらに、上記ＧａＡｓ基板１０１に裏面側に回転斜蒸着
により、基板の裏面と貫通孔１１の側面のみにＡｕを８
０００人厚に蒸着したのち、−例のニュートロネクス（
商品名・日本エレクトロプレイティング・エンジニャー
ス社製）メツキ液を用いてＡｕを６趣厚にメツキを施し
て裏面側電極１３を形成し、第１図に示す構造の素子が
得られる。
により、基板の裏面と貫通孔１１の側面のみにＡｕを８
０００人厚に蒸着したのち、−例のニュートロネクス（
商品名・日本エレクトロプレイティング・エンジニャー
ス社製）メツキ液を用いてＡｕを６趣厚にメツキを施し
て裏面側電極１３を形成し、第１図に示す構造の素子が
得られる。
上記構造により、貫通孔形成時における電極間絶縁、す
なわちＧａＡｓのエツチング残りによる１表面側電極１
２と裏面側電極１３の間のＧａＡｓ層の介在や、オーバ
ーエツチングによる表面側電極２の変質などが防止され
、表面側電極１２と裏面側電極１３との良好な接触を確
保することができる。
なわちＧａＡｓのエツチング残りによる１表面側電極１
２と裏面側電極１３の間のＧａＡｓ層の介在や、オーバ
ーエツチングによる表面側電極２の変質などが防止され
、表面側電極１２と裏面側電極１３との良好な接触を確
保することができる。
以上述べたように本発明によれば、表面側電極と裏面側
電極が、基板のエツチング残りにより。
電極が、基板のエツチング残りにより。
絶縁されているということを無くし、マウント時におけ
る気泡の封入を排除し、配線板等への配設を容易にする
などの顕著な効果がある。
る気泡の封入を排除し、配線板等への配設を容易にする
などの顕著な効果がある。
第１図は本発明にかかる一実施例の素子の断面斜視図、
第２図（ａ）〜（ｃ）は本発明にかかる一実施例の素子
の製造を工程順に示すいずれも断面図、第３図は本発明
の詳細な説明するための断面図、第４図は第１の従来例
の素子の構造を示す断面図、第５図（ａ）〜（ｂ）は第
１の従来例の素子の製造を工程順に示すいずれも断面図
、第６図（ａ）〜（ｂ）は第２の従来例の素子の製造を
工程順に示すいずれも断面図、第７図および第８図は従
来例の欠点を説明するためのいずれも断面図、第９図は
第２の従来例を説明するための断面図である。 １１・・・貫通孔 １１ａ・・・貫通孔形成予
定域１２・・・表面側電極 １３・・・裏面側電極
１０１−ＧａＡｓ基板 代理人 弁理士 大 胡 典 夫 ｌ；３二ニ一’ａｈイｍ’Ｊｔ苓；１１−第 図 （ａ） １／α：盲み閥収予足１べ 第 図 （ンの１） 第 図 ｆＯ３ 第 図 ｔ 第 図 （←２） 第 図 ｔｏｑ ： イＸｉｉへ忌１ １０’？′α：イ遇ζ１ツー吋η５睡１のプで−１０７
：扼泡 ｔＯム： ハン７＋ １０５ ：マウンヒ、１８１文 第 図 １０１ α；Ｒｓ ６ａｓｓＭ 第 ８ 図 １０Ｂ ： 完 第 図
第２図（ａ）〜（ｃ）は本発明にかかる一実施例の素子
の製造を工程順に示すいずれも断面図、第３図は本発明
の詳細な説明するための断面図、第４図は第１の従来例
の素子の構造を示す断面図、第５図（ａ）〜（ｂ）は第
１の従来例の素子の製造を工程順に示すいずれも断面図
、第６図（ａ）〜（ｂ）は第２の従来例の素子の製造を
工程順に示すいずれも断面図、第７図および第８図は従
来例の欠点を説明するためのいずれも断面図、第９図は
第２の従来例を説明するための断面図である。 １１・・・貫通孔 １１ａ・・・貫通孔形成予
定域１２・・・表面側電極 １３・・・裏面側電極
１０１−ＧａＡｓ基板 代理人 弁理士 大 胡 典 夫 ｌ；３二ニ一’ａｈイｍ’Ｊｔ苓；１１−第 図 （ａ） １／α：盲み閥収予足１べ 第 図 （ンの１） 第 図 ｆＯ３ 第 図 ｔ 第 図 （←２） 第 図 ｔｏｑ ： イＸｉｉへ忌１ １０’？′α：イ遇ζ１ツー吋η５睡１のプで−１０７
：扼泡 ｔＯム： ハン７＋ １０５ ：マウンヒ、１８１文 第 図 １０１ α；Ｒｓ ６ａｓｓＭ 第 ８ 図 １０Ｂ ： 完 第 図
Claims (1)
- 一方の面と他方の面との間を貫通して設けられた貫通孔
を有する半導体基板と、この半導体基板の一方の面の前
記貫通孔の周縁及び前記貫通孔の側壁内に延長して設け
られた表面側電極と、前記半導体基板の他方の面の前記
貫通孔の周縁及び前記貫通孔の側壁内に延長して設けら
れ、かつ前記表面側電極と側壁内で接続した裏面側電極
とを具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18825388A JPH0239569A (ja) | 1988-07-29 | 1988-07-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18825388A JPH0239569A (ja) | 1988-07-29 | 1988-07-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239569A true JPH0239569A (ja) | 1990-02-08 |
Family
ID=16220456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18825388A Pending JPH0239569A (ja) | 1988-07-29 | 1988-07-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239569A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6268619B1 (en) * | 1997-04-24 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high aspect ratio via hole including solder repelling coating |
| JP2002009418A (ja) * | 2000-06-20 | 2002-01-11 | Toray Eng Co Ltd | ポリイミドフィルム基材のエッチングにおける貫通孔径制御方法 |
| US6853046B2 (en) | 2002-09-24 | 2005-02-08 | Hamamatsu Photonics, K.K. | Photodiode array and method of making the same |
| US7139176B2 (en) | 2001-12-26 | 2006-11-21 | Fujitsu Limited | Circuit substrate and method for fabricating the same |
| JP2010123922A (ja) * | 2008-10-21 | 2010-06-03 | Canon Inc | 半導体装置及びその製造方法 |
| WO2011036112A3 (de) * | 2009-09-23 | 2011-05-19 | United Monolithic Semiconductors Gmbh | Verfahren zur herstellung eines elektronischen bauteils und nach diesem verfahren hergestelltes bauteil |
| JP2016001686A (ja) * | 2014-06-12 | 2016-01-07 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1988
- 1988-07-29 JP JP18825388A patent/JPH0239569A/ja active Pending
Cited By (11)
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