JPS60127762A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS60127762A JPS60127762A JP58235038A JP23503883A JPS60127762A JP S60127762 A JPS60127762 A JP S60127762A JP 58235038 A JP58235038 A JP 58235038A JP 23503883 A JP23503883 A JP 23503883A JP S60127762 A JPS60127762 A JP S60127762A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置とその製造方法に係多、特に電力
用のショットキバリヤゲート電界効果トランジスタや、
一つのチップに受動回路および電界効果トランジスタを
組み合わせて動作させる集積回路素子等に適用される構
造とその製造方法に関する。
用のショットキバリヤゲート電界効果トランジスタや、
一つのチップに受動回路および電界効果トランジスタを
組み合わせて動作させる集積回路素子等に適用される構
造とその製造方法に関する。
次に半導体装置として砒化ガリウム（ＧａＡｓ）を用い
た電力用ショットキパリアゲート電界効果トランジスタ
（以下電力用ＦＩＴと略称）を例示して説明する。ＦＥ
Ｔチップを外囲器に組込んで使用する場合、ソース電極
の接地に関し従来一般に行なわれている方法として、チ
ップ表面に形成したゲート電極、ドレイン電極をボンデ
ィングワイヤで外囲器の端子に接続するのと同様に、ソ
ース電極についてもボンディングワイヤを使用するもの
である。ＦＥＴの性能向上にはソース電極の接地インダ
クタンスを小さくする必要があシ、そのために多数のボ
ンディングワイヤを使用することになるが、量産性秀れ
た方法とは言えない。また、ボンディング時の機械的、
熱的ストレスも素子の性能を劣化させる要因になるため
、そのようなストレスを受ける回数をできる限シ減少さ
せることは信頼性向上に必要である。
た電力用ショットキパリアゲート電界効果トランジスタ
（以下電力用ＦＩＴと略称）を例示して説明する。ＦＥ
Ｔチップを外囲器に組込んで使用する場合、ソース電極
の接地に関し従来一般に行なわれている方法として、チ
ップ表面に形成したゲート電極、ドレイン電極をボンデ
ィングワイヤで外囲器の端子に接続するのと同様に、ソ
ース電極についてもボンディングワイヤを使用するもの
である。ＦＥＴの性能向上にはソース電極の接地インダ
クタンスを小さくする必要があシ、そのために多数のボ
ンディングワイヤを使用することになるが、量産性秀れ
た方法とは言えない。また、ボンディング時の機械的、
熱的ストレスも素子の性能を劣化させる要因になるため
、そのようなストレスを受ける回数をできる限シ減少さ
せることは信頼性向上に必要である。
一般に行なわれている上述の技術の欠点を除去するため
に種々の方法がとられているが大きく別けて次の二つが
ある。その−っはチップを外囲器に組み込む際にボンデ
ィングによらずに接地に工夫をしたもの、次は外囲器組
立て工程以前の素子製造工程の中でチップ表面のソース
電極と裏面の金属層との導通を図るようチップ構造に工
夫を施したものである。
に種々の方法がとられているが大きく別けて次の二つが
ある。その−っはチップを外囲器に組み込む際にボンデ
ィングによらずに接地に工夫をしたもの、次は外囲器組
立て工程以前の素子製造工程の中でチップ表面のソース
電極と裏面の金属層との導通を図るようチップ構造に工
夫を施したものである。
上記従来例の前者に、チップを外囲器にマウントする際
、マウント用の合金はんだ、例えばＡｕ８ｎをチップの
側面にも付着させ、さら−にチップ表面の一部に盛シ上
らせることによって表面のソース電極との接触を図シ裏
面の金属層との導通を実現する方法が挙げられる。この
方法は無数のボンディングワイヤを使用したのと等しい
効果があシ、接地インダクタンスの減少は期待できるが
、側面に付着するはんだ層の厚さの制御が難しく、個々
のチップでばらつきを生じやすい。また、個々のチップ
に対し施される作業としては技能を要する方法であシ、
ボンデ、イングワイヤを使用する場合に比して作業能率
の向上は期待できない。個々のチップを扱う外囲器への
組立工程を簡略化することは作業能率、量産性の観点か
ら重要である。
、マウント用の合金はんだ、例えばＡｕ８ｎをチップの
側面にも付着させ、さら−にチップ表面の一部に盛シ上
らせることによって表面のソース電極との接触を図シ裏
面の金属層との導通を実現する方法が挙げられる。この
方法は無数のボンディングワイヤを使用したのと等しい
効果があシ、接地インダクタンスの減少は期待できるが
、側面に付着するはんだ層の厚さの制御が難しく、個々
のチップでばらつきを生じやすい。また、個々のチップ
に対し施される作業としては技能を要する方法であシ、
ボンデ、イングワイヤを使用する場合に比して作業能率
の向上は期待できない。個々のチップを扱う外囲器への
組立工程を簡略化することは作業能率、量産性の観点か
ら重要である。
次に、先に大別した後者の代表的な例にヴアイヤホール
（Ｖｉ ａ −ｈｏｌｅ）による接地方法がある。この
方法は第１図に示すように、ＧａＡｓ結晶基板（１）の
表面にソース電極（２）、ゲート電極（３）、ドレイン
電極（４）が形成されたチップの裏面から表面の上記ソ
ース電極（２）に達する貫通孔（５）が設けられ、裏面
側に被着された裏面金属層（６）が前記貫通孔（５）内
にてここに露出したソース電極（２）に接続するヴアイ
ホール部（６ａ）を形成した構造である。かかる構造は
外囲器にチップをマウントするだけで接地が達成される
ものであシ、組立工程が簡略化できることは明らかであ
る。しかし、電力用ＦＥＴでは高出力化に伴ってチップ
面積が大きくなり、接地インダクタンス減少のためには
多数の貫通孔を設ける必要がある。上記多数の貫通孔を
形成すると、厚さが２０〜３０μｍのような薄層で高出
力のだめに大面積の基板によるチップでは取扱いが困難
になる。
（Ｖｉ ａ −ｈｏｌｅ）による接地方法がある。この
方法は第１図に示すように、ＧａＡｓ結晶基板（１）の
表面にソース電極（２）、ゲート電極（３）、ドレイン
電極（４）が形成されたチップの裏面から表面の上記ソ
ース電極（２）に達する貫通孔（５）が設けられ、裏面
側に被着された裏面金属層（６）が前記貫通孔（５）内
にてここに露出したソース電極（２）に接続するヴアイ
ホール部（６ａ）を形成した構造である。かかる構造は
外囲器にチップをマウントするだけで接地が達成される
ものであシ、組立工程が簡略化できることは明らかであ
る。しかし、電力用ＦＥＴでは高出力化に伴ってチップ
面積が大きくなり、接地インダクタンス減少のためには
多数の貫通孔を設ける必要がある。上記多数の貫通孔を
形成すると、厚さが２０〜３０μｍのような薄層で高出
力のだめに大面積の基板によるチップでは取扱いが困難
になる。
以上述べた従来例の欠点および要求をまとめると、チッ
プの外囲器への組立工程を簡略化し、素子特性のばらつ
きを抑えるためには、組立工程以前の素子製造工程にお
いて接地を可能にするチップ構造を実現する必要があり
、さらにそのチップ構造は電力用ＦＥＴのように大面積
である場合も考慮して安定に取扱いができるよう充分な
チップ厚さを有することが要求される。
プの外囲器への組立工程を簡略化し、素子特性のばらつ
きを抑えるためには、組立工程以前の素子製造工程にお
いて接地を可能にするチップ構造を実現する必要があり
、さらにそのチップ構造は電力用ＦＥＴのように大面積
である場合も考慮して安定に取扱いができるよう充分な
チップ厚さを有することが要求される。
この発明は上記の欠点を除去するもので、チップ表面に
形成された電極とチップ裏面に被着された金属層との導
通を図るようＫした半導体装置と、この半導体装置の製
造を容易にする製造方法を提供する。
形成された電極とチップ裏面に被着された金属層との導
通を図るようＫした半導体装置と、この半導体装置の製
造を容易にする製造方法を提供する。
この発明にかかる半導体装置は、半導体装置の半導体チ
ップが少くとも一方向の断面が逆台形で、表面（設けら
れた複数の電極は表面の端縁がら張出部を備え、かつ張
出部はチップの側面に被着された金属被膜に接続されて
なることを特徴とする半導体装置であり、また、その製
造方法は、表面に電極が設けられた半導体基板の裏面に
ダイシングラインを形成する工程と、前記ダイシングラ
インに沿い前記電極に達する断面が台形状の溝を設は電
極の一部を露出させる工程と、前記溝の側面と金属層を
被着させこの金属層を電極の前記露出部に接続導通させ
る工程からなる半導体装置の製造方法である。
ップが少くとも一方向の断面が逆台形で、表面（設けら
れた複数の電極は表面の端縁がら張出部を備え、かつ張
出部はチップの側面に被着された金属被膜に接続されて
なることを特徴とする半導体装置であり、また、その製
造方法は、表面に電極が設けられた半導体基板の裏面に
ダイシングラインを形成する工程と、前記ダイシングラ
インに沿い前記電極に達する断面が台形状の溝を設は電
極の一部を露出させる工程と、前記溝の側面と金属層を
被着させこの金属層を電極の前記露出部に接続導通させ
る工程からなる半導体装置の製造方法である。
次にこの発明の１実施例を図面を参照して製造方法と併
せて詳細に説明する。
せて詳細に説明する。
第２図（ａ）に示すように、ＦＥＴのソース電極（２）
、ゲート電極（３）、ドレイン電極（４）の各電極を形
成したＧａＡｓ結晶基板（１）を２ツピング、ケミカル
エツチングによシ約１２０μｍの厚さにする。この半導
体基板の裏面に７オトレジスト層（７）によシダイシン
グライン（８）を形成する。このとき裏面と表面のパタ
ーンとの合わせは両面マスクアライナにて施した。
、ゲート電極（３）、ドレイン電極（４）の各電極を形
成したＧａＡｓ結晶基板（１）を２ツピング、ケミカル
エツチングによシ約１２０μｍの厚さにする。この半導
体基板の裏面に７オトレジスト層（７）によシダイシン
グライン（８）を形成する。このとき裏面と表面のパタ
ーンとの合わせは両面マスクアライナにて施した。
また、上記合わせでは、裏面から施す切断の位置が図（
ａｌの点線（９）で示すように、ンースの取出し電極（
２）の一部を切るようなところにダイシングラインを設
ける。次に、上記基板の裏面を露出させるようにシリコ
ン基板等にワックスで接着させ、ダイソングライン上を
ブレードダイシングソウ装置で切断する。この切断深さ
はチップへの完全分離ができる深さに行なう（図示省略
）。
ａｌの点線（９）で示すように、ンースの取出し電極（
２）の一部を切るようなところにダイシングラインを設
ける。次に、上記基板の裏面を露出させるようにシリコ
ン基板等にワックスで接着させ、ダイソングライン上を
ブレードダイシングソウ装置で切断する。この切断深さ
はチップへの完全分離ができる深さに行なう（図示省略
）。
次に、上記機誠的な切断を施して形成した溝をケミカル
エツチングする。このエツチング液はＨ，８０，； Ｈ
２Ｏ，： Ｈ２Ｏの配合比が容積比で７：２：１の組成
の液がよく、３５℃にて１ｏ分間施す。これによシ溝部
θ０）の形状は図（ｂ）に示すように逆台形をなし、そ
の底部にはサイドエツチングの進行にょシン−スミ極（
２）の一部（２ａ）が露出する。
エツチングする。このエツチング液はＨ，８０，； Ｈ
２Ｏ，： Ｈ２Ｏの配合比が容積比で７：２：１の組成
の液がよく、３５℃にて１ｏ分間施す。これによシ溝部
θ０）の形状は図（ｂ）に示すように逆台形をなし、そ
の底部にはサイドエツチングの進行にょシン−スミ極（
２）の一部（２ａ）が露出する。
次に、フォトレジスト膜を除去し、Ｃｒ −Ａｕを夫々
５００Ｘ、 １００ＯＯＸの厚さにＥ−ガン装置にょシ
蒸着させＩＦ （ｃ）に示す如くなる。すなわち、溝部
の形状は逆台形状をなしているので、蒸着金属はチップ
の裏面、側面および溝底部に露出した一部のソース電極
（２ａ）にくまなく被着でき、チップ裏面金属ａ１）と
ソース電極（２）との導通が達成される。
５００Ｘ、 １００ＯＯＸの厚さにＥ−ガン装置にょシ
蒸着させＩＦ （ｃ）に示す如くなる。すなわち、溝部
の形状は逆台形状をなしているので、蒸着金属はチップ
の裏面、側面および溝底部に露出した一部のソース電極
（２ａ）にくまなく被着でき、チップ裏面金属ａ１）と
ソース電極（２）との導通が達成される。
ついで、ワックスを溶剤で除去しチップを取出す。
上記実施例では、ＧａＡｓ基板の裏側からの切断方法と
してブレードダイシングソウによる機械的な切断ののち
、ケミカルエツチングを施したが、ケミカルエツチング
のみによりチップ分離を行なってもよい。
してブレードダイシングソウによる機械的な切断ののち
、ケミカルエツチングを施したが、ケミカルエツチング
のみによりチップ分離を行なってもよい。
また、実施例中の切断工程はチップの縦、横両方向にな
されたが、ソース電極の露出する一方向のみ実施し、そ
れに直角方向の切断は裏面メタライズ後にブレードダイ
シングソウ装置等にょシ切断してもよい。すなわち、完
成したチップ形状は第３図に示す如く、入方向の断面は
逆台形状であり、Ｂ方向の断面は長方形状になる。この
ように垂直に切断された方の側面をピンセットで取扱う
ことにより、チップの欠け、割れなどが防止できる。
されたが、ソース電極の露出する一方向のみ実施し、そ
れに直角方向の切断は裏面メタライズ後にブレードダイ
シングソウ装置等にょシ切断してもよい。すなわち、完
成したチップ形状は第３図に示す如く、入方向の断面は
逆台形状であり、Ｂ方向の断面は長方形状になる。この
ように垂直に切断された方の側面をピンセットで取扱う
ことにより、チップの欠け、割れなどが防止できる。
さらに、上記実施例における最終工程である裏面のメタ
ライズにはＥ−ガンによる蒸着を使用したが、この工程
の後、めっきにょシさらに厚く金属を形成することもで
きる。なお、めっき工程を付加した場合、チップの分離
を完全に施すために、溝部の金属のみをダイヤモンド針
、またはブレードダイシングソウによシ切断するのがよ
い。
ライズにはＥ−ガンによる蒸着を使用したが、この工程
の後、めっきにょシさらに厚く金属を形成することもで
きる。なお、めっき工程を付加した場合、チップの分離
を完全に施すために、溝部の金属のみをダイヤモンド針
、またはブレードダイシングソウによシ切断するのがよ
い。
紙上はこの発明をＦＥＴ素子に限って説明したが、１つ
のチップに受動回路およびＦｌｉｔＴを組み合わせて動
作させる集積回路素子にも適用できることは勿論である
。
のチップに受動回路およびＦｌｉｔＴを組み合わせて動
作させる集積回路素子にも適用できることは勿論である
。
以上述べたようにこの発明によれば、外囲器への組立て
以前の素子製造工程で、接地を可能にするチップ構造が
安定に実現でき、ヴアイアホール製作にみられるチップ
厚さの制限を受けることがない。特に、チップの少くと
も一方の断面形状を逆台形にしていることにょシテップ
裏面および側面へのメタライズが容易に行なえる利点が
ある。
以前の素子製造工程で、接地を可能にするチップ構造が
安定に実現でき、ヴアイアホール製作にみられるチップ
厚さの制限を受けることがない。特に、チップの少くと
も一方の断面形状を逆台形にしていることにょシテップ
裏面および側面へのメタライズが容易に行なえる利点が
ある。
次に、この発明では接地用の取出し電極がチップから張
シ出した構造である特徴を有し、この張出し部分の長さ
を一部に設定することにょシ第４図に示すように、外囲
器内に設けられた接地用の衝立αりに張出し電極（１３
１を圧着させることが可能とな凱接地実施に対して応用
の広い半導体装置を提供できる。なお、図における（１
４）は素子マウント用はんだを示す。
シ出した構造である特徴を有し、この張出し部分の長さ
を一部に設定することにょシ第４図に示すように、外囲
器内に設けられた接地用の衝立αりに張出し電極（１３
１を圧着させることが可能とな凱接地実施に対して応用
の広い半導体装置を提供できる。なお、図における（１
４）は素子マウント用はんだを示す。
第１図はヴアイアホールを有する従来のＦＥＴの断面図
、第２図以降はこの発明にかがシ、第２図（、）〜（ｃ
）は１実施例を説明する工程毎のいずれも断面図、第３
図はＦＢＴチップの断面を指示する斜視図、第４図は効
果を説明するため外囲器中のマウント状態を示す斜視図
である。 ｌ ・・曲・−・・ＧａＡｓ結晶基板 ２ ・・・・由…ソース電極 ２ａ・・・・・・・・・・ソース電極の一部（張出し部
）３ ・・・・・・・・・・ゲート電極 ４ ・・曲・・・・ドレイン電極 ７ ・・曲回フォトレジスト層 １Ｏ−・・・・・・・・・（チップ分ＩＩＩ）溝部１１
・・・・・・・・・・チップ裏面金属１２・・・・・・
・用接地用の衝立 １３・・・・・・・・・・ソースの張出し電極代理人
弁理士 井 上 −男 第１図 ｄ 第 ２ 図 Ｃ力 （ｂ） （Ｃ） ／ １．／ ＩＬ／ 第３図 第４図
、第２図以降はこの発明にかがシ、第２図（、）〜（ｃ
）は１実施例を説明する工程毎のいずれも断面図、第３
図はＦＢＴチップの断面を指示する斜視図、第４図は効
果を説明するため外囲器中のマウント状態を示す斜視図
である。 ｌ ・・曲・−・・ＧａＡｓ結晶基板 ２ ・・・・由…ソース電極 ２ａ・・・・・・・・・・ソース電極の一部（張出し部
）３ ・・・・・・・・・・ゲート電極 ４ ・・曲・・・・ドレイン電極 ７ ・・曲回フォトレジスト層 １Ｏ−・・・・・・・・・（チップ分ＩＩＩ）溝部１１
・・・・・・・・・・チップ裏面金属１２・・・・・・
・用接地用の衝立 １３・・・・・・・・・・ソースの張出し電極代理人
弁理士 井 上 −男 第１図 ｄ 第 ２ 図 Ｃ力 （ｂ） （Ｃ） ／ １．／ ＩＬ／ 第３図 第４図
Claims (2)
- （１） 半導体装置の半導体チップが少くとも一方向の
断面が逆台形で、表面に設けられた複数の電極は表面の
端縁から張出部を備え、かつ張出部はチップの側面に被
着された金属被膜に接続されてなることを特徴とする半
導体装置。 - （２）表面に電極が設けられた半導体基板の裏面にダイ
シングラインを形成する工程と、前記ダイシングライン
に沿い前記電極に達する断面が台形状の溝を設は電極の
一部を露出させる工程と、前記溝の側面に金属層を被着
させこの金属層を電極の前記露出部に接続導通させる工
程からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235038A JPS60127762A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235038A JPS60127762A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60127762A true JPS60127762A (ja) | 1985-07-08 |
Family
ID=16980161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235038A Pending JPS60127762A (ja) | 1983-12-15 | 1983-12-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60127762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211176A (ja) * | 1992-01-22 | 1993-08-20 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| WO2001035465A1 (en) * | 1999-11-11 | 2001-05-17 | Koninklijke Philips Electronics N.V. | Semiconductor device having a field effect transistor and a method of manufacturing such a device |
-
1983
- 1983-12-15 JP JP58235038A patent/JPS60127762A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211176A (ja) * | 1992-01-22 | 1993-08-20 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
| WO2001035465A1 (en) * | 1999-11-11 | 2001-05-17 | Koninklijke Philips Electronics N.V. | Semiconductor device having a field effect transistor and a method of manufacturing such a device |
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