JPH01289136A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にＧａＡｓ
ＦＥＴ等のチップの分割方法に関するものである。

〔従来の技術〕

ＧａＡｓＦＥＴ等では熱抵抗低減、ソースインダクタン
スの低減のためＧａＡｓ１板を厚さ数十μｍと薄＜シ裏
面よりソース電極への貫通孔を開け、裏面側にプレーテ
ィラド　ヒート　シンク（Ｐｌａｔｅｄ　Ｈｅａｔ　５
ｉｎｋ）　（以下ＰＨ３と略す）を施したものが使われ
ている。

次にこのようなＧａＡｓＦＥＴの製造方法について説明
する。

まず、第５図（ａ）に示すようなその表面にソース電極
１、ゲート電極２およびドレイン電極３が形成されたウ
ェハ状態の半導体基板４をガラス板７にワックス８等で
貼り付け、所望の厚さ（数十μｍ）に薄層化しく第５図
（ｂ））、その後この半導体基板４の裏面にレジストパ
ターン９を形成し・これをマスクにエツチング処理を行
って裏面よりソース電極１に達する貫通孔を形成する（
第５図（Ｃ））次に前記レジスト９の除去後、金層とチ
タンあるいはニッケル層等からなるＰＨＳメッキ用下地
金属層１０の形成を行い（第５図（ｄ））、その後ダイ
シング域にレジストパターン１１を形成しく第５図（ｅ
ｌ）　、このレジストパターンをマスクとしてＰＨＳメ
ッキを施して、放熱電極（ＰＨ３）１２を形成する。そ
の後チップを一度ガラス仮７から外し、裏返してガラス
板７にワックス８により貼り付け、この状態でスクライ
ブラインＡの部分でスクライブ法等により分離する（第
５図（ｆ））。第５図（幻は分割後のチップの断面構造
を示している。

〔発明が解決しようとする課題〕 ところがこのＧａＡｓＦＥＴ等では第５図（ａに示す様
に基板４の両端部はその下側の放熱電極１２の端面より
外側にはみ出しているので、チップ取扱い時にチップを
ビンセット等で挟むとＰＨ３端面からはみ出している薄
いＧａＡｓ端面を挟むことになり、チップの欠け２割れ
を招き易く、これらのことが製造歩留を低下させていた
。

このため、基板４の両端部がその下側の放熱電極１２の
端面より外側にはみ出さないよう、エツチングによりチ
ップ分割する方法も用いられている。つまりこの方法は
第５図（ｅ）に示すＰＨＳメッキを施して放熱電極１２
を形成するプロセス完了後（第４図（ａｌ）、第４図（
ｂ）に示すように、ダイシング域のレジスト１１を除去
し、メッキ（放熱電極）１２をマスクとしてダイシング
域のＰＨＳメッキ用下地金属層１０を除去して、その後
ＧａＡＳ基板４を裏面側からエツチングしてチップ分離
する方法である。

この方法では、確かに基板４の両端部がその下側の放熱
電極１２の端面より外側にはみ出すことはなくなるが、
エツチングによる横方向の広がりＷ（サイドエッチｉｔ
）が大きくなり、チップとチップのピッチＬｔを大きく
しておく必要があり、チップ集積度を悪化させるという
問題があった。

またチップ分割後の基板形状が第４図（ｂ）に示すよう
に断面逆台形形状となり、Ｃ；ａＡｓ基板の端面上部の
尖った部分がチップ洗浄時に欠けやすく、製造歩留が悪
いという問題点もあった。

この発明は上記のような問題点を解消するためになされ
たもので、チップの取扱いが容易な構造を実現すること
ができるとともに、チップ集積度を悪化させることなく
半導体装置を安定に製造して、製造歩留の向上を達成で
きる半導体装置の製造方法を提供することを目的とする
。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、ウェハ状態の
半導体基板の表面に、ソース電極、ゲートを掻およびド
レイン電極を形成した後、ダイシング域を所望の半導体
基板厚さの約２の厚さまで表面側からエツチングし、そ
の後該基板の裏面側をエツチングして所望の半導体厚さ
に薄層化し、さらに基板の裏面側からソース電極に達す
る貫通孔を開け、基板の裏面全面にＰＨＳメッキ下地金
属層を形成した後、ＰＨＳメッキを選択的に施し、この
ＰＨＳメッキ層をマスクとしてダイシング域のＰＨＳメ
ッキ下地金属層の除去、半導体基板のエツチングを行っ
て基板をチ・ノブ分割するようにしたものである。

〔作用〕

この発明においては、エツチングによりチップ分割を行
なうから、分割されたチップのＧａＡｓ基板端面がＰＨ
Ｓメッキ端面より内側に位置することとなり、このため
チップを挟んだ時の欠けや割れを防止することができる
。

またダイシング域を所望の半導体厚さの約１／２の厚さ
にエツチングし、さらにＰＨＳメッキ後に基板裏面より
ダイシング域をエツチングしてチップを分離しているの
で、エツチング分離部の横方向のエツチングの広がり量
は片面だけのエツチングでチップ分離する場合の半分に
なり、チップとチップのピッチを、片面からのエツチン
グによりチップ分離する場合より縮めることがてき、同
一のウェハでのチップ数を増大できる。

さらにこのように基板のダイシング領域を基板の両面か
らエツチングしてチップ分離しているため、分割後のチ
ップの基板端面上部には尖った部分はなくなっており、
洗浄時にこの部分が欠けるという心配はなく基板の取扱
を容易にする幅とができる。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図は本発明の一実施例の電界効果トランジスタの製
造方法により製造した半導体チップの断面構造を示す図
、第２図は該電界効果トランジスタの製造方法を工程１
＋ｌｊｌ、に示す図である。図において、４はＧａＡｓ
基板、１〜３はそれぞれ該ＧａＡｓ基板４上に形成され
たソース電極、ゲート電極、及びドレイン電極、５．９
．１１はパターンニング用のレジスト、６はＧａＡｓ基
板４のダイシング域、７はメッキ処理時ウェハを保持す
るガラス板、８はウェハをガラス板７に貼り付けるため
の貼付用ワックス、１０はＰＨＳメッキ下地用金属層で
、例えは金層とチタン層、あるいは金層とニッケル層等
からなる。１２は上記ＧａＡｓ基板４の裏面に形成され
たＰＨＳメブキ層で、放熱電極となっている。、１３は
基板４のエツチング除去された部分である。

次に製造方法について説明する。

ＧａＡｓ基板４上にソース電極１、ゲート電極２及びド
レイン電極３を形成する（第２図（ａ）　）。

次に上記基板４表面をレジスト５でコーティングした後
、ダイシング域６を開孔し所望の基板厚さｔの約〃の厚
さまでエツチングする（第２図（ｂｌ）。

そして前記レジスト５を除去し、表面洗浄した後、基板
４をガラス板７にワックス８等で貼り付け、裏面より所
望の基板厚さｔまで薄層化し、基板裏面側にソース電極
への貫通孔（以下バイアホールと称する。）用レジスト
パターン９を形成する（第２図（Ｃ１）、その後バイア
ホールを形成する（第２図（ｄ））。

次に前記レジスト９の除去後ＰＨＳメッキ用下地金属層
１０の形成を行い、その後ダイシング域６にレジストパ
ターン１１を形成する（第２図（ｅ））。

その後該レジストパターン１１をマスクにＰＨＳメッキ
を施して、選択的にＰＨＳメッキ層１２を形成する（第
２図（ｆ））。そしてダイシング域６のレジスト１１を
除去し、ＰＨＳメッキ１１２を７スクとしてダイシング
域６のＰＨＳメッキ用下地金属層１０を除去し、さらに
ＧａＡｓ基板４をエツチングし、チップとチップとを分
離する（第２図（ｇｌ）。この後、各チップはガラス板
７から外され洗浄される。

次に作用効果について説明する。

このような本実施例の製造方法では、第４図に示す従来
のチップ分離法とは異なり、チップ集積度を向上できる
効果がある。

即ち本実施例の方法では、基板のチップ分割を、基板薄
膜化前にダイシング域を基板表面から所望基板厚ｔの半
分の深さエツチングし、基板を厚さｔに薄膜化した後ダ
イシング域を基板裏面からエツチング除去することによ
り行っているのに対し、第４図に示す従来の方法では基
板の裏面、つまり片面のみからダイシング領域を基板厚
さ分ｔエツチング除去して行っており、このため本実施
例でのエツチングによる横方面の広がり量（以下サイド
エッチりは従来の方法の場合のＷｔに比べて第３図（ａ
ｌ、　（ｂ）　（第２図の（ｆ）、（明に相当する。）
に示すようにＷｌ　と小さくなり、チップとチップのピ
ッチを従来のＬ２からＬｌと小さくでき、チップ集積度
を向上できる。

また本実施例ではガラス板７に基板４を貼り付ける前に
基板表面からのエツチングを行っているため、従来のス
クライプ分割法のように薄膜化した基板を裏返してガラ
ス板７に貼り代える必要がなく、基板の平面度の確保が
容易でチップ分離を良好に行なうことができる。

またこのような本実施例のチップ分割法で分割されたチ
ップは、第５図に示す従来例のプロセスで得られたチッ
プのようにＧａＡｓ基板４の両端部がＰＨＳメフキ部１
部端２端 のとは逆に、放電電極（ＰＨＳメッキ部）１２の端部が
ＱａＡｓ基板４端面より飛び出しているので、チップを
ビンセフチ等で挟む際ＰＨＳメッキ部１２を挟むことと
なって、チップの割れ、欠けの心配がなく、チップの取
扱いが容易となっている。

さらにこのチップではチップ分割後の基板形状が第１図
ｆｇ）の様になり、基板の端面上部には鋭く尖った部分
がなく、ＧａＡｓ基板の端面上部は第４図（ｂ）の従来
のチップの場合に比して滑らかな形状となっており、こ
のためチップ洗浄時この端面が欠けにくく、この点から
もチップの取扱いが容易となっている。

〔発明の効果〕

以上のようにこの発明に係る半導体装置の製造方法によ
れば、基板薄膜化前に基板表面のダイシング域を所定ｉ
ｉ厚さの半分までエツチングし、さらに基板薄膜化後、
所定基板厚の半分の厚さのダイシング域を基板裏面から
エツチングしてチップ分割するようにしたので、チップ
分割時のサイドエツチング量が少なくなり、チップの集
積度を悪化させることなく、チップ端面が欠けにくい形
状のチップを製造することができる効果がある。

【図面の簡単な説明】 第１図はこの発明の一実施例の電界効果トランジスタの
製造方法により製造したチップを示す断面図、第２図は
該方法のプロセスを順に示す断面図、第３図および第４
図はそれぞれエツチングによるチップ分割法を本発明と
従来とで比較して説明するための断面図、第５図は従来
法によるチップ分割法のプロセスを示す断面図である。 図において、１はソース電極、２はゲート電極、３はド
レイン電極、４はＧａＡｓ基板、５．９．１１はレジス
トパターン、７はガラス板、８は貼付用ワックス、１０
はＰＨＳメッキ下地用金属層、１２は放熱電極（ＰＨＳ
メッキ）である。 なお、図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）一方の主面に半導体素子及びその電極が形成され
   たウェハ状態の半導体基板の他の主面に放熱電極を形成
   し、チップ状態に分割する工程を含む半導体装置の製造
   方法において、 上記ウェハ状態の半導体基板のダイシング部を一主面側
   からエッチングしてその厚さを所望の基板厚さの約１／
   ２の厚さにする第１の工程、前記半導体基板の他方の主
   面より前記素子の電極に達する貫通孔を形成する第２の
   工程、 前記半導体基板の他方の主面側にメタライズ層を施しダ
   イシング部をレジストパターンにて覆った後厚メッキを
   施す第３の工程、 前記レジストパターンを除去した後、前記厚メッキをマ
   スクとして前記メタライズ層を選択的に除去し、前記半
   導体基板の露出した部分をエッチングしてチップ分離す
   る第４の工程を含むことを特徴とする半導体装置の製造
   方法。