JPH0362930A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にＧａＡｓ
などの化合物半導体を用いた高出力マイクロ波帯用トラ
ンジスタあるいは集積回路を製造する方法の改良に関す
るものである。

〔従来の技術〕

第３図は従来のＧａＡｓ高出力マイクロ波帯用のＰＨ３
（プレーテッドヒートシンク）型電界効果トランジスタ
の断面構造を示し、図において１はＧａＡｓ結晶基板、
２ａは該基板１上にバッファー層２ｂを介してエピタキ
シャル成長により形成された能動層、１ａは該能動層２
ａ及びバ・ソファ−層２ｂを分割する素子分離層で、こ
の素子分離層２ｂにより隣接する素子領域が分離されて
いる。また上記素子領域内の能動層２ａ表面にはドレイ
ン電極３．ゲート電極４．及びソース電極５が形成され
、この素子領域内にはこれらの電極３〜５と上記能動層
２ａとからトランジスタが形成されている。

また７は上記ＧａＡｓ結晶基板１裏面にメッキにより形
成された放熱用メッキｉ　（ＰＨ３層）、６ａは上記ソ
ース電極５直下の領域に形成されたバイアホールで、該
バイアホール６ａ内にはバイアホール金属６が充填され
ており、これにより基板１表面側のソース電極５と基板
１裏面側の放熱用メッキ層７とが電気的に接続されてい
る。

次に製造方法について簡単に説明する。

ＧａＡｓ結晶基板１上にバッファー層２ｂ及び能動層２
ａをエピタキシャル成長により順次形威し、その後素子
骨Ｍ層１ａを形成して素子領域を形成する。次に該素子
領域内の能動層２ａ上にドレイン、ゲート及びソース電
極３〜５をそれぞれ形成してトランジスタを形成する。

そして基板１の上記ソース電極５と対応する部分を選択
的にエツチングして該電極５に達するバイアホール６ａ
を形成し、基板１を薄く研磨した後、基板裏面全面にメ
ッキを施して厚い放熱用メッキ層７を形成する。

第４図は従来の他のＧａＡｓ高出力ＰＨ３型トランジス
タを示す断面構成図であり、図中第３図と同一符号は同
一または相当部分を示し、この素子はバイアホール６ｂ
が基板表面側からのエツチングにより形成されている点
で第３図のものと異なっている。

このためバイアホール金属６の形成及び基板表面のソー
ス電極５と裏面側の放熱メッキ層７との接続方法が第３
図のものとは若干具なっている。

つまり第３図のように基板裏面側からのエツチングによ
りバイアホール６ａを形成した後、基板の裏面全面にメ
ッキを施すのではなく、第４図に示すように基板表面か
ら予め所定深さのバイアホール６ａを形成し、その開口
周縁及び内面に選択的にメッキを施してバイアホール金
属層６を形成した後、基板を研磨してバイアホール金属
層６の底部を露出させ、基板裏面全面にメッキ処理を施
してＰＨ３層７を形成している。

このようなバイアホール付ＰＨ３型トランジスタでは、
マイクロ波帯での動作の高出力化に伴って、基板表面側
の素子の電極５と裏面側の放熱層７とを接続する接続線
路の抵抗、インダクタンスを極力小さくしなければなら
なず、またトランジスタのチャネル部での発熱を効率良
＜　ＰＨＳに流すため基板１を薄くすることや、ＰＨ３
層７のメッキ厚を厚くすることが必要となってくる。

このため従来装置では、５０μ程度と厚いＰＨ３層７上
に３０μｍ程度と薄い基板ｌ＠載装した構造としている
。また上記能動層２ａ、バッファー層２ｂ、及び電極３
〜５から成る電界効果型トランジスタは通常高出力を得
るため多数基板１内に組込まれているが、上記各電極の
うちソース電極５がバイアホール６ａを介して基板裏面
側の高熱伝導率の厚い金属のＰＨ３層７に最短距離で接
続されており、このためトランジスタ部での発熱がこの
ＰＨ３層７を通じてパッケージに放出されることとなり
、高い放熱効果を得られるようになっている。

〔発明が解決しようとする課題〕

ところが従来のＰＨ３型トランジスタの製造方法では、
基板厚をさらに薄く、しかもウェハ面内で均一に加工す
ることがきわめて困難であり、特に基板厚を１０．ｃｚ
ｍ以下にすることは実用的ではなかった。

即ちこのように基板厚をｌＯｕｍ以下に薄くする加工で
は、基板加工面での厚さのばらつきやバイアホール形成
の際のエツチング深さのばらつきなどから、基板表面側
の電極と裏面側の電極（放熱用メッキ層）との接続が不
完全になったり、基板厚さのばらつきに起因して放熱効
果が劣下したり、さらには基板加工時トランジスタのチ
ャネル部を構成する能動Ｎ２ａ及びバッファー層２ｂが
破損したりすることがあり、歩留り上の大きな問題点、
つまり素子の特性や信頼性を確保することが困難である
という問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、基板を精度よくかつ極めて薄く加工すること
ができ、しかもバイアホール形成を容易に行うことがで
き、高周波特性及び放熱性を向上できる半導体装置の製
造方法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、基板表面に半
導体素子層を形成し、該基板裏面側に放熱用メッキ層を
形成する素子形成工程を、基板表面にエツチングの進行
を止めるエツチング阻止層を戒長し、その上に半導体素
子層を成長する第１の工程と、基板表面からのエツチン
グにより上記半導体素子層にバイアホールを形成し、そ
の内側に第１メッキ処理を施して金属層を形成する第２
の工程と、基板裏面からのエツチングにより該基板を薄
膜化し、該基板裏面に第２メッキ処理を施して放熱用メ
ッキ層を形成する第３の工程と、上記第１あるいは第２
メッキ処理の前に上記エツチング阻止層の除去を行う工
程とを有するものとしたものである。

〔作用〕

この発明においては、基板表面でのエピタキシャル成長
の際、基板表面に予めエツチング阻止層を形成した後、
その上に半導体素子層を形成し、その後基板表、裏両面
からエツチング処理を施すようにしたから、基板表面側
及び裏面側からのエツチング深さがエツチング阻止層に
より精度よくコントロールされることとなり、つまりバ
イアホールエツチング及び基板の薄膜化エツチングにお
けるばらつきが抑えられることとなり、これにより素子
の特性や信頼性を損なうことなく、放熱効果に優れた電
界効果型トランジスタを形成することができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例による半導体装置の製造方
法により製造した電界効果形ショットキートランジスタ
の断面構造を示し、図において１はＧａＡｓ結晶基板、
１ａは該基板表面の隣接する素子領域を分離する素子層
ＭＮで、ここでは上記ＧａＡｓ結晶基板１はその上の素
子領域に対応する部分が選択的にエツチング除去された
構造となっている。２ａ、２ｂはそれぞれＧａＡｓ結晶
基板ｌ上にエピタキシャル成長により形成された能動層
及びバッファー層で、これらは上記素子領域の半導体素
子層を構成しており、実質的にトランジスタチャネル部
の厚みが１０μｍ以下となる程度の厚さを有している。

また３〜５はそれぞれ上記能動層２ａ上に形成されたド
レイン電極、ゲート電極、及びソース電極で該能動層２
ａ及びバッファー層２ｂとともに高周波マイクロ波用の
電界効果型トランジスタを構成している。

さらに７は上記ＧａＡｓ結晶基板１の裏面側にメッキに
より形成された放熱用メッキ層（ＰＨ３Ｎ）で、ここで
は該放熱用メッキ層７は素子領域部分では上記半導体素
子層、つまりバッファー層２ｂに直接接触した構造とな
っている。６Ｃは上記ソース電極５近傍の領域に形成さ
れ、上記半導体素子層を貫通するバイアホールで、該バ
イアホール６Ｃ内面にはバイアホール金属層６が付着さ
れており、これにより基板１表面側のソース電極５と基
板１Ｍ面側の放熱用メッキ層７とが電気的に接続されて
いる。

第２図は基板表面側にトランジスタを形成した後、半導
体素子層、つまり能動層２ａ及びバッファー層２ｂを貫
通するバイアホール６ａを形成した状態を示しており、
ここで２０は基板表面上で上記半導体素子層のエピタキ
シャル成長を行う際、該エピタキシャル成長の前に基板
表面に形成されるエツチング阻止層で、ここでは結晶基
板１の材料がＧａＡｓであるので、該エツチング阻止層
２ＣにはＡｌＧａＡｓなどのＧａＡｓとのエツチング選
択比の高い材料を用いている。

次に製造方法について第２図を用いて説明する。

まず、ＧａＡｓ結晶基板１上にエツチング阻止層２Ｃを
形成し、その上にバッファー層２ｂ及び能動層２ａを順
次エピタキシャル成長により形成し、その後素子分離層
１ａを形成して上記能動層２ａ及びバッファー層２ｂを
分割し、複数の素子領域を形成する。

次に該素子領域内の能動層２ａ上にドレイン。

ゲート及びソース電極３〜５を形成して電界効果形トラ
ンジスタを形成する。そして基板１表面の上記ソース電
極５近傍の電力・を基板表面側からエツチングしてエツ
チング阻止Ｎ２ｃに達するバイアホール６ａを形成する
。

ここでのバイアホールエツチングは、エツチング阻止１
ｉ１２ｃが存在するため、該阻止層２０表面で自動的に
停止することとなり、この結果エツチング深さは能動層
２ａ及びバッファー層２ｂのエピタキシャル成長厚に依
存することとなる。このためバイアホールエツチング深
さと底面形状が一定となり、バイアホール金属と基板裏
面のＰＨ３との接続が容易となる。

続いて基板１の上記素子領域に対応する部分を基板裏面
側からエツチングして除去し、露出したエツチング阻止
Ｎ２ｃを除去した後、基板裏面側にメッキを施して厚い
放熱用メッキ層７を形成する。

ここでの基板裏面側からのエツチング加工はフォトリソ
グラフィマスクにより行うが、この場合もエツチングは
上記エツチング阻止層２ｃによって自動的に停止するこ
ととなる。

このように本実施例では、該基板表面にエツチング阻止
層２Ｃを成長し、その上に半導体素子層を形威し、その
後の基板表面及び裏面側からのエツチング時に上記エツ
チング阻止層をエツチングストッパーとして共用するよ
うにしたので、基板表面側からのバイアホールエツチン
グ及び基板裏面側からの基板領域のエツチングが該エツ
チング阻止層により自動的に停止することとなり、言い
換えると表面からのバイアホールエツチングの加工精度
を向上できるとともに、裏面からの基板エツチングを精
度高く止めることが可能となる。

これにより上記半導体素子層内のトランジスタチャネル
部をできるだけ一定に１μ〜１０μｍ程度まで薄くする
ことができ、トランジスタ部での発熱をＰＨ３層へ効果
的に放熱することができる構造を実現することができる
とともに、ソースインダクタンス低減及び半導体素子層
からＰＨ３層７までの熱抵抗の低減を図ることができる
。

なお、上記実施例では、バイアホール６ｃの形成、バイ
アホール金属層６の付着、基板エツチング、エツチング
阻止１ｉ２ｃの除去及びＰＨ３層７のメッキをこの順序
で行っているが、各処理の順序はこれに限るものではな
い。

例えば、バイアホール６Ｃの形成後直ちにバイアホール
金属Ｎ６の付着を行わず、基板エツチングを行いさらに
ＰＨ３層７を形成し、その後エツチング阻止層２Ｃを除
去し、続いてバイアホール６Ｃ内面に金属層６を付着す
るようにしてもよい。

〔発明の効果〕

以上のようにこの発明に係る半導体装置の製造方法によ
れば、基板表面でのエピタキシャル成長の際、基板表面
に予めエツチング阻止層を成長した後、その上に半導体
素子層を成長するようにしたので、その後の基板表面側
及び裏面側からのエツチング時には該エツチング阻止層
がエツチングの進行を停止することとなって、バイアホ
ール形成及び極薄の半導体素子層の形成を精度高く安定
に行うことが可能となり、これにより半導体素子層から
ＰＨ３Ｎまでの熱抵抗及びソースインダクタンスが極め
て小さく、つまりマイクロ波帯における電力効率及び信
頼性が高く、高周波特性の優れたトランジスタあるいは
集積回路を歩留り良く製造することができる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の製造方法
により製造した電界効果形ショットキートランジスタの
断面構成図、第２図は該トランジスタの製造方法を説明
するための断面拡大工程図、第３図及び第４図はそれぞ
れ従来のマイクロ波帯高出力ＰＨ３型トランジスタを説
明するための断面構成図である。 ｌ・・・ＧａＡｓ結晶基板、１ａ・・・素子分離層、２
ａ・・・能動層、２ｂ・・・バッファー層、２ｃ・・・
エツチング阻止層、３・・・ドレイン電極、・４・・・
ゲート電極、５・・・ソース電極、６・・・バイアホー
ル金属層、６ａ〜６Ｃ・・・バイアホール、７・・・Ｐ
Ｈ３層。 なお、図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）基板表面に半導体素子層を、該基板裏面側に放熱
   用メッキ層を形成する素子形成工程を含む半導体装置の
   製造方法において、 該素子形成工程は、 基板表面にエッチングの進行を止めるエッチング阻止層
   を成長し、その上に半導体素子層を成長する第１の工程
   と、 基板表面からのエッチングにより上記半導体素子層にバ
   イアホールを形成し、その内面に第１メッキ処理を施し
   て金属層を形成する第２の工程と、基板裏面からのエッ
   チングにより該基板を薄膜化し、該基板裏面に第２メッ
   キ処理を施して放熱用メッキ層を形成する第３の工程と
   、 上記第１あるいは第２メッキ処理の前に上記エッチング
   阻止層の除去を行う工程とを有することを特徴とする半
   導体装置の製造方法。