JPS63204663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63204663A JPS63204663A JP3696487A JP3696487A JPS63204663A JP S63204663 A JPS63204663 A JP S63204663A JP 3696487 A JP3696487 A JP 3696487A JP 3696487 A JP3696487 A JP 3696487A JP S63204663 A JPS63204663 A JP S63204663A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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Landscapes
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- Junction Field-Effect Transistors (AREA)
- Chemically Coating (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明の半導体装置の製造方法に関し、特に絶縁性基板
上に形成された半導体素子の少なくとも一つの電極を貫
通孔を介して裏面に引き出した半導体装置の製造方法に
関するものである。
上に形成された半導体素子の少なくとも一つの電極を貫
通孔を介して裏面に引き出した半導体装置の製造方法に
関するものである。
絶縁性基板上に形成された半導体素子、例えばＧａＡｓ
の電界効果トランジスタ（以降ＦＥＴと称す）では、絶
縁性基板の熱抵抗を下げるためにその厚さを、例えば２
０〜３０μｍ程度と薄くし、しかも高周波におけるソー
ス・インダクタンスを減少させるために、ソース電極直
下の絶縁性基板に貫通孔を開け、裏面の導体層と接続し
てソース電極を裏面から引出す構造を用いている。
の電界効果トランジスタ（以降ＦＥＴと称す）では、絶
縁性基板の熱抵抗を下げるためにその厚さを、例えば２
０〜３０μｍ程度と薄くし、しかも高周波におけるソー
ス・インダクタンスを減少させるために、ソース電極直
下の絶縁性基板に貫通孔を開け、裏面の導体層と接続し
てソース電極を裏面から引出す構造を用いている。
第３図（ａ）〜（ｅ）は従来の半導体装置の製造方法の
第１の例を説明するた防の工程順に示した半導体チップ
の断面図である。
第１の例を説明するた防の工程順に示した半導体チップ
の断面図である。
この例は、先ず、第３図（ａ）に示すように、厚さ４０
０μｍの絶縁性基板１ａ表面の能動層２上にソース３．
ゲート４及びドレイン５を形成した後絶縁性基板１ａ表
面を絶縁膜６で覆い、絶縁性基板１ｂの裏面を研磨して
厚さを１００μｍ程度の厚さにした後、その表面をホト
レジスト膜９によって石英板１０に貼付ける。
０μｍの絶縁性基板１ａ表面の能動層２上にソース３．
ゲート４及びドレイン５を形成した後絶縁性基板１ａ表
面を絶縁膜６で覆い、絶縁性基板１ｂの裏面を研磨して
厚さを１００μｍ程度の厚さにした後、その表面をホト
レジスト膜９によって石英板１０に貼付ける。
次に、第３図（ｂ）に示すように、絶縁性基板１ｂの裏
面を化学蝕刻法等によりエツチングして、２０〜３０μ
ｍ程度の厚さの絶縁性基板１にする。
面を化学蝕刻法等によりエツチングして、２０〜３０μ
ｍ程度の厚さの絶縁性基板１にする。
次に、第３図（Ｃ）に示すように、ホトリソグラフィ法
等により絶縁性基板１に選択的に貫通孔Ａ′及びスクラ
イブ溝Ｂ′を形成する。
等により絶縁性基板１に選択的に貫通孔Ａ′及びスクラ
イブ溝Ｂ′を形成する。
次に、第３図（ｄ）に示すように、メッキ用の導体層１
２′を絶縁性基板１′ｙＡ面に形成した後、スクライブ
溝の部分にホトレジスト膜１３を形成し更にメッキによ
りＡｕ等からなる導体層１４′を形成する。
２′を絶縁性基板１′ｙＡ面に形成した後、スクライブ
溝の部分にホトレジスト膜１３を形成し更にメッキによ
りＡｕ等からなる導体層１４′を形成する。
最後に、ホトレジスト膜１３を除去した後スクライブ線
の部分で半導体チップに分割し、更にホトレジスト膜９
を除去して石英板１０から半導体チップを剥すことによ
り、第３図（ｃ）に示すようなＦＥＴを含む半導体装置
ができる。
の部分で半導体チップに分割し、更にホトレジスト膜９
を除去して石英板１０から半導体チップを剥すことによ
り、第３図（ｃ）に示すようなＦＥＴを含む半導体装置
ができる。
第４図は従来の半導体装置の製造方法の第２の例を説明
するための半導体チップの断面図である。
するための半導体チップの断面図である。
この例は、第１の例にお−ける第３図（ｂ）に示したよ
うに絶縁性基板１に貫通孔Ａ′及びスクライブ溝Ｂ′を
形成した後、第４図に示すように、メッキ用の導体層１
２′を形成し、先ず、貫通孔Ａ′の部分を開孔したホト
レジスト膜１３′で裏面を覆ってから貫通孔Ａ′の部分
にメッキによりＡｕ等からなる導体層を形成し、次にホ
トレジストＲ１３′を除去して再びスクライブ溝の部分
を除き裏面にＡｕ等のメッキによる導体層を形成するこ
とによってメッキによる裏面の導体層１４′をつくる。
うに絶縁性基板１に貫通孔Ａ′及びスクライブ溝Ｂ′を
形成した後、第４図に示すように、メッキ用の導体層１
２′を形成し、先ず、貫通孔Ａ′の部分を開孔したホト
レジスト膜１３′で裏面を覆ってから貫通孔Ａ′の部分
にメッキによりＡｕ等からなる導体層を形成し、次にホ
トレジストＲ１３′を除去して再びスクライブ溝の部分
を除き裏面にＡｕ等のメッキによる導体層を形成するこ
とによってメッキによる裏面の導体層１４′をつくる。
この第２の例は、先ず貫通孔の部分のみにメッキによる
導体層を形成し、次に裏面全体に再びメッキによる導体
層を形成するという２段階により裏面の導体Ｒ１４′を
形成するので、貫通孔が狭くなってもその部分にも均一
にメッキによる導体層１４′ができる。
導体層を形成し、次に裏面全体に再びメッキによる導体
層を形成するという２段階により裏面の導体Ｒ１４′を
形成するので、貫通孔が狭くなってもその部分にも均一
にメッキによる導体層１４′ができる。
本発明の半導体装置の製造方法は、絶縁性基板表面に形
成した所定のパターンの第１の導体層の上に開孔部を備
えた絶縁膜を前記絶縁性基板表面上に形成する工程、前
記絶縁股上に前記開孔部を通して第１の導体層と接続し
た第２の導体層を形成する工程、前記絶縁性基板に裏面
から前記第１の導体層に至る貫通孔を形成する工程及び
該貫通孔を充填する第３の導体層をメッキにより形成す
る工程を含み、前記第１の導体層に接続されかつ前記絶
縁性基板裏面に至る引出し用の第３の導体層を形成して
成る。
成した所定のパターンの第１の導体層の上に開孔部を備
えた絶縁膜を前記絶縁性基板表面上に形成する工程、前
記絶縁股上に前記開孔部を通して第１の導体層と接続し
た第２の導体層を形成する工程、前記絶縁性基板に裏面
から前記第１の導体層に至る貫通孔を形成する工程及び
該貫通孔を充填する第３の導体層をメッキにより形成す
る工程を含み、前記第１の導体層に接続されかつ前記絶
縁性基板裏面に至る引出し用の第３の導体層を形成して
成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ＞は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
この実施例は、先ず、第１図（ａ）に示すように、厚さ
４００μｍの絶縁性基板１ａ表面の能動層２上にソース
３．ゲート４及びドレインを形成した後、ソース３上に
開孔部を有する絶縁ｆｉ６及びポリイミド膜７を順次形
成する。
４００μｍの絶縁性基板１ａ表面の能動層２上にソース
３．ゲート４及びドレインを形成した後、ソース３上に
開孔部を有する絶縁ｆｉ６及びポリイミド膜７を順次形
成する。
次に、第１図（ｂ）に示すように、厚さが２０００人程
度０ＴｉＮからなりかつ開孔部を通じてソース３と接続
された導体層８をポリイミド層７上に形成した後、ホト
レジスト膜９を介して石英板１０に絶縁性基板１ａの表
面を貼付ける。
度０ＴｉＮからなりかつ開孔部を通じてソース３と接続
された導体層８をポリイミド層７上に形成した後、ホト
レジスト膜９を介して石英板１０に絶縁性基板１ａの表
面を貼付ける。
次に、第１図（Ｃ）に示すように、裏面を研磨すること
により厚さが約３０μｍになった絶縁性基板１にソース
３に達する貫通孔Ａ及び半導体チップに分割するための
スクライブ溝Ｂを形成する。
により厚さが約３０μｍになった絶縁性基板１にソース
３に達する貫通孔Ａ及び半導体チップに分割するための
スクライブ溝Ｂを形成する。
次に、第１図（ｄ）に示すように、メッキにより貫通孔
をＡｕからなりかつソース３と接続した導体層１１で充
填する。
をＡｕからなりかつソース３と接続した導体層１１で充
填する。
次に、第１図（ｅ）に示すように、絶縁性基板１裏面に
導体層１１を介してソース３と接続した厚さ５００人の
Ｔｉ層と厚さ２０００人のＡｕ層からなるメッキ用の導
体層１２を形成し、スクライブ溝の部分にホトレジスト
膜１３を形成した後、Ａｕメッキにより厚さ５０μｍの
導体層１４を形成する。
導体層１１を介してソース３と接続した厚さ５００人の
Ｔｉ層と厚さ２０００人のＡｕ層からなるメッキ用の導
体層１２を形成し、スクライブ溝の部分にホトレジスト
膜１３を形成した後、Ａｕメッキにより厚さ５０μｍの
導体層１４を形成する。
次に、第１図（ｆ＞に示すように、スクライブ溝部分の
ホトレジスト膜１３を除去した後、スクライブ線の部分
で半導体チップに分割し、更にホトレジスト膜９を溶解
除去することにより石英板１０から半導体チップを分離
する。
ホトレジスト膜１３を除去した後、スクライブ線の部分
で半導体チップに分割し、更にホトレジスト膜９を溶解
除去することにより石英板１０から半導体チップを分離
する。
最後に、Ｔｉ層からなる導体層８を弗酸−硫酸系のエツ
チング液で除去した後、更にヒドラジン水溶液でポリイ
ミド膜を取り除けば、第１図（ｇ）に示すＧ ａ Ａ
ｓ Ｆ Ｅ Ｔを含む半導体装置ができる。
チング液で除去した後、更にヒドラジン水溶液でポリイ
ミド膜を取り除けば、第１図（ｇ）に示すＧ ａ Ａ
ｓ Ｆ Ｅ Ｔを含む半導体装置ができる。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
この第２の実施例は、第２図に示すように、絶縁膜６の
上にポリイミド膜７を形成せずに直接厚さが２０００人
程度０Ｔｉ層からなる導体Ｎ８を形成した後、ホトレジ
スト膜９によって石英板１０に絶縁性基板１ａの表面を
貼付ける。
上にポリイミド膜７を形成せずに直接厚さが２０００人
程度０Ｔｉ層からなる導体Ｎ８を形成した後、ホトレジ
スト膜９によって石英板１０に絶縁性基板１ａの表面を
貼付ける。
以降、第１の実施例と同様の工程により、第１図（ｇ）
に示すＧａＡｓＦＥＴを含む半導体装置ができる。
に示すＧａＡｓＦＥＴを含む半導体装置ができる。
ただし、この第２の実施例では、ポリイミド膜７が無い
ので、Ｔｉ層からなる導体層８を弗酸−硫酸系エツチン
グ液で除去するときに、下の絶縁膜６表面も若干エツチ
ングされるが、ポリイミド膜７を形成する工程が不要と
なり製造工程が第１の実施例よりも短縮される。
ので、Ｔｉ層からなる導体層８を弗酸−硫酸系エツチン
グ液で除去するときに、下の絶縁膜６表面も若干エツチ
ングされるが、ポリイミド膜７を形成する工程が不要と
なり製造工程が第１の実施例よりも短縮される。
又、本発明の実施例では、ソース３と接続した導体層８
としてＴｉ層を用いているが、勿論導電性ガラスのよう
な透明な導体層を用いても良い。
としてＴｉ層を用いているが、勿論導電性ガラスのよう
な透明な導体層を用いても良い。
以上説明したように本発明では、絶縁性基板裏面から表
面に至る貫通孔を埋込む姿態の導体層を形成し、絶縁性
基板の裏面、特に貫通孔の部分を、平坦にすることによ
り、裏面のメッキ層からなる導体層を均一に形成するこ
とができるという効果がある。
面に至る貫通孔を埋込む姿態の導体層を形成し、絶縁性
基板の裏面、特に貫通孔の部分を、平坦にすることによ
り、裏面のメッキ層からなる導体層を均一に形成するこ
とができるという効果がある。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図、第３図（ａ）〜（ｅ）は従来の半導体装置の
製造方法の第１の例を説明するための工程順に示した半
導体チップの断面図、第４図は従来の半導体装置の製造
方法の第２の例を説明するための半導体チップの断面図
である。 １．１ａ・・・絶縁性基板、２・・・能動層、３・・・
ソース、４・・・ゲート、５・・・ドレイン、６・・・
絶縁膜、７・・・ポリイミド膜、８・・・導体層、９・
・・ホトレジスト膜、１０・・・石英板、１１，１２．
１２’・・・導体層、１３．１３′・・・ホトレジスト
膜、１４．１４’・・・導体層、Ａ、Ａ’・・・貫通孔
、Ｂ、Ｂ’・・・スクライブ溝。 （Ｃ） （Ｃ） 拾４図
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例を説明するための半導体チップ
の断面図、第３図（ａ）〜（ｅ）は従来の半導体装置の
製造方法の第１の例を説明するための工程順に示した半
導体チップの断面図、第４図は従来の半導体装置の製造
方法の第２の例を説明するための半導体チップの断面図
である。 １．１ａ・・・絶縁性基板、２・・・能動層、３・・・
ソース、４・・・ゲート、５・・・ドレイン、６・・・
絶縁膜、７・・・ポリイミド膜、８・・・導体層、９・
・・ホトレジスト膜、１０・・・石英板、１１，１２．
１２’・・・導体層、１３．１３′・・・ホトレジスト
膜、１４．１４’・・・導体層、Ａ、Ａ’・・・貫通孔
、Ｂ、Ｂ’・・・スクライブ溝。 （Ｃ） （Ｃ） 拾４図
Claims (1)
- 絶縁性基板表面に形成した所定のパターンの第１の導
体層の上に開孔部を備えた絶縁膜を前記絶縁性基板表面
上に形成する工程、前記絶縁膜上に前記開孔部を通して
第１の導体層と接続した第２の導体層を形成する工程、
前記絶縁性基板に裏面から前記第１の導体層に至る貫通
孔を形成する工程及び該貫通孔を充填する第３の導体層
をメッキにより形成する工程を含み、前記第１の導体層
に接続されかつ前記絶縁性基板裏面に至る引出し用の第
３の導体層を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3696487A JPH0682692B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3696487A JPH0682692B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204663A true JPS63204663A (ja) | 1988-08-24 |
| JPH0682692B2 JPH0682692B2 (ja) | 1994-10-19 |
Family
ID=12484415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3696487A Expired - Lifetime JPH0682692B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682692B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04367289A (ja) * | 1991-06-14 | 1992-12-18 | Sankyo Seiki Mfg Co Ltd | ホール素子およびホール素子の製造方法 |
| JP2009054659A (ja) * | 2007-08-24 | 2009-03-12 | Fuji Electric Device Technology Co Ltd | 窒化ガリウム半導体装置の製造方法 |
-
1987
- 1987-02-19 JP JP3696487A patent/JPH0682692B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04367289A (ja) * | 1991-06-14 | 1992-12-18 | Sankyo Seiki Mfg Co Ltd | ホール素子およびホール素子の製造方法 |
| JP2009054659A (ja) * | 2007-08-24 | 2009-03-12 | Fuji Electric Device Technology Co Ltd | 窒化ガリウム半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682692B2 (ja) | 1994-10-19 |
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