JPH06132320A

JPH06132320A - 半導体集積回路

Info

Publication number: JPH06132320A
Application number: JP4282768A
Authority: JP
Inventors: Masahisa Iketani; 昌久池谷; 和之 ▲猪▼口; Kazuyuki Inoguchi
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-10-21
Filing date: 1992-10-21
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】バックゲート効果およびサイドゲート効果が
従来より生じにくい半導体集積回路を提供すること。【構成】ＧａＡｓ基板３１の、ＦＥＴ３３ａ，３３ｂ
を形成した領域と対向する裏面部分毎に凹部３７をそれ
ぞれ設ける。これら凹部３７内に裏面電極３５をそれぞ
れ設ける。ＧａＡｓ基板３１の、裏面電極３５と対向す
る部分の所定部分に貫通孔３１ａを設ける。裏面電極３
５から貫通孔３１ａを介してＧａＡｓ基板３１表面まで
延長されている導電部３６を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路に関
するものである。

【０００２】

【従来の技術】従来の一般的な半導体集積回路の一例と
してＧａＡｓ基板に多数の電界効果トランジスタを具え
た半導体集積回路がある。以下その一構造例について、
その製造方法と共に説明する。図６（Ａ）〜（Ｄ）はそ
の説明に供する工程図である。いずれの図も各工程での
試料を電界効果トランジスタのゲート長方向に相当する
方向に沿って切った断面図により示してある。

【０００３】半絶縁性のＧａＡｓ基板１１の所定部分
に、例えばイオン注入法によりｎ型不純物が選択的に注
入されて、電界効果トランジスタ形成のためのｎ型活性
層１３がそれぞれ形成される（図６（Ａ）））。

【０００４】次に、この試料の所定部分上に、例えば公
知のフォトリソグラフィ技術、成膜技術、リフトオフ技
術により、オーミック電極としてのソース電極１５ａ及
びドレイン電極１５ｂがそれぞれ形成される（図６
（Ｂ））。なお、これらソース電極及びドレイン電極
は、ＧａＡｓ基板１１の活性層１３以外の部分にまで及
んで形成される。ソース電極１５ａ、ドレイン電極１５
ｂを外部電極（図示せず）に接続するためである。

【０００５】次に、各活性層１３の、ソース電極１５ａ
及びドレイン電極１５ｂ間に当たる部分上に、例えば公
知のフォトリソグラフィ技術、成膜技術、リフトオフ技
術により、ゲート電極１７がそれぞれ形成される（図６
（Ｃ））。ここまでの工程で、ＧａＡｓ基板１１上に、
多数の電界効果トランジスタ（図６（Ｃ）では１９ａ，
１９ｂの２個のみ示している。）がそれぞれ形成され
る。

【０００６】次に、ＧａＡｓ基板１１の裏面全面に裏面
電極２１が形成される（図６（Ｄ））。

【０００７】上述の半導体集積回路を製造するに当たり
その製造方法は上述の例に限られない。例えば、ＧａＡ
ｓ基板上にエピタキシャル成長法により活性層を作製し
たり、また、ゲート電極を先に形成しその後ソース・ド
レイン電極をゲート電極をマスクとしてセルフアライ的
に形成する方法などである。しかし、従来の半導体集積
回路では、いずれの場合も、半導体基板裏面の全面に各
電界効果トランジスタに対し共通な裏面電極が設けられ
ていた。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
構造では、いわゆるサイドゲート効果やバックゲート効
果が生じ易いという問題点があった。

【０００９】ここで、サイドゲート効果とは、例えば図
６（Ｄ）の状態の半導体集積回路において、一方の電界
効果トランジスタ１９ａの電位と他方の電界効果トラン
ジスタ１９ｂのソース電極及びドレイン電極のうちの負
にされた電位とによって生じる電位差により、一方の電
界効果トランジスタ１９ａが干渉されて、この電界効果
トランジスタ１９ａのドレイン電流が変化し所望の特性
が得られなくなる現象である。また、バックゲート効果
とは、裏面電極２１の電位より負の電位がソース電極又
はドレイン電極に加わった場合、基板表面の各電界効果
トランジスタ１９ａ，１９ｂが基板裏面の電位により干
渉されて所望の特性が得られなくなる現象である。これ
ら各現象を具体的な集積回路の例で説明すると次のよう
になる。

【００１０】図７は、文献（ＩＥＥＥ JOURNAL OF SOL
ID-STATE CIRCUITS,VOL.26,NO.12(1988.12) ）に開示さ
れているＧａＡｓトランスインピダンス増幅器の等価回
路図を引用したものである。この文献では各電圧Ｖ_DD及
びＶ_SSの具体的な値は示されていないが、この図７の回
路において、仮に、Ｖ_DD＝＋５Ｖ、Ｖ_SS＝−３Ｖ、か
つ、基板裏面を接地（０Ｖ）とすると、図７中Ｑ₃、Ｑ
₄、Ｑ₇、Ｑ₉、Ｑ₁₁で示される各電界効果トランジス
タ（Ａ群のトランジスタ）はＶ_DDにそれぞれ接続されて
いるので＋５Ｖの電位になり、一方、Ｑ₅、Ｑ₈、
Ｑ₁₀、Ｑ₁₂で示される各電界効果トランジスタ（Ｂ群の
トランジスタ）はＶ_SSにそれぞれ接続されているので−
３Ｖの電位になる。このような場合、Ａ群の各トランジ
スタに対しＢ群の各トランジスタはサイドゲート効果を
引き起こす原因になる。また、基板裏面電位はＢ群の各
トランジスタに対してはバックゲート効果の原因になら
ないが、Ａ群の各トランジスタに対しては負の電位を示
すことからバックゲート効果を引き起こす原因になって
しまう。

【００１１】この発明の目的は、サイドゲート効果やバ
ックゲート効果の発生を防止または従来より低減できる
構造を有した半導体集積回路を提供することにある。

【００１２】

【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、半導体基板に半導体素子を多数
有する半導体集積回路において、半導体基板の、半導体
素子が形成された領域（半導体素子形成領域と略称する
こともある。）と対向する裏面部分毎に、裏面電極をそ
れぞれ具え、かつ、前述の半導体基板内に、前述の裏面
電極から前述の半導体基板の表面に至る導電部を具えた
ことを特徴とする。

【００１３】ここで、導電部は、例えば、(1).半導体基
板の裏面電極と対応する部分の所定部分に裏面電極に至
る貫通孔を設けこの貫通孔に導電膜を設ける方法、(2).
半導体基板の裏面電極と対応する部分の所定部分に不純
物を導入し導電層とする方法、(3).半導体基板の裏面電
極と対応する部分の所定部分の、深さ方向途中まで穴部
とし残りの部分に不純物を導入しかつ穴部に導電膜を設
ける方法など、種々の手段で実現できる。

【００１４】この発明の実施に当たり、前述の半導体基
板の前記各裏面部分毎に凹部をそれぞれ具え、該凹部内
に前記裏面電極を具えた構成とするのが好適である。

【００１５】なお、この発明において、半導体素子形成
領域と対向する裏面部分とは、半導体基板裏面において
半導体素子形成領域の面積とほぼ等しい面積の領域の場
合及び半導体素子形成領域の面積より広い領域の場合の
何れも含む意味である。しかし、サイドゲート効果やバ
ックゲート効果を低減する目的からして、後者（半導体
素子形成領域の面積より広い領域）とする方が好まし
い。

【００１６】また、導電部は、半導体素子形成領域毎の
適当な部分に個々に設けるのが好適である。各半導体素
子の裏面電極の電位をそれぞれ任意な値にできるからで
ある。しかし、もしいくつかの半導体素子の裏面電極を
共通電位とする場合は導電部を共用できる場合もあるの
で導電部の設け方は上述の例に限られず設計に応じ変更
できる。

【００１７】

【作用】この発明の構成によれば、各半導体素子が裏面
電極を個別に有する構造の、半導体集積回路が得られ
る。このため、各半導体素子各々の裏面電極の電位を対
応する半導体素子の電位と同じにすることもできるの
で、半導体素子と裏面電極との間の電位差を生じさせな
くすることもできる。また、各裏面電極を任意の電位に
することは、裏面電極から基板表面側まで至らせてある
導電部に例えば外部から所定電圧を例えば外部配線を介
し印加することで容易に行なえる。

【００１８】さらに、この発明の構成によれば、半導体
素子形成予定領域は、隣接する他の半導体素子の電位か
ら、基板裏面方向にあっては裏面電極によって、また隣
接する半導体素子の方向にあっては少なくともその一部
が導電部によって、それぞれシールドされる。

【００１９】また、半導体基板の各半導体素子形成領域
に対応する裏面部分に凹部を設け、この凹部内に裏面電
極をそれぞれ設ける構成では、凹部を設けた分、裏面電
極は半導体素子形成領域に近づくので上記シールドの効
果をより一層大きくできると考えられる。さらに、凹部
を設けた分半導体素子形成領域の厚さ（半導体基板の厚
さ）を薄くできるので、半導体素子で発生した熱を放熱
し易くなる。

【００２０】

【実施例】以下、ＧａＡｓ基板に多数の電界効果トラン
ジスタを具える半導体集積回路にこの発明を適用した例
により、実施例を説明する。この説明をいくつかの図面
を参照して行なう。しかしながら、これら図はこの発明
を理解できる程度に各構成成分の寸法、形状及び配置関
係を概略的に示してあるにすぎない。また、以下の説明
中で述べる各部の厚さや各部寸法などの数値的条件は、
また製造方法例での条件はこの発明の範囲内の一例にす
ぎないことは理解されたい。

【００２１】１．第１実施例の構造説明図１（Ａ）は、第１実施例の半導体集積回路の一部を電
界効果トランジスタのゲート長方向に相当する方向に沿
って切って示した断面図である。また、図１（Ｂ）は図
１（Ａ）に示した部分をＧａＡｓ基板裏面側から見て示
した平面図である。

【００２２】この実施例の半導体集積回路は、半絶縁性
ＧａＡｓ基板３１の、電界効果トランジスタなどの半導
体素子が形成された領域３３ａ，３３ｂと対向する裏面
部分毎に、裏面電極３５を具えている。そして、この裏
面電極３５からは、ＧａＡｓ基板３１に設けられた貫通
孔３１ａを介してＧａＡｓ基板３１表面まで導電部３６
を延長してある。なお、この実施例の導電部３６は裏面
電極３５と連続する金属膜で構成してある。両者を同一
工程で作製しているからである。さらに、この場合の裏
面電極３５および導電部３６各々は、蒸着法で形成した
第１金属膜と無電解めっき法により形成した第２金属膜
との積層体で構成している（詳細は図４（Ｂ）および
（Ｃ）参照）。しかし、裏面電極をこのような積層構造
とする点、裏面電極と導電部とを連続する金属膜で構成
する点は必ずしも本質的ではない。

【００２３】さらにこの実施例では、ＧａＡｓ基板３１
の、電界効果トランジスタなどの半導体素子が形成され
た領域３３ａ，３３ｂと対向する裏面部分毎に、凹部３
７をそれぞれ設けてあり、そして、この凹部３７内に前
述の裏面電極３５を設けてある。さらに、導電部３６
は、基板表面側において、対応する電界効果トランジス
タのソース電極３３ｓ、ドレイン電極３３ｄのうちの一
方（図示例ではソース電極３３ｓ）とそれぞれ接続して
ある。したがって、この例では、各電界効果トランジス
タの裏面電極３５の電位はソース電極３３ｓの電位と同
じになる。

【００２４】ここで、この実施例の半導体集積回路で
は、半導体素子形成領域は、実質的に、活性層３３ｘで
規定される領域となる。そして、裏面電極３５はこの場
合半導体素子形成領域の面積（活性層３３ｘの面積）よ
り広い面積のものとしてある。したがって、ＧａＡｓ基
板３１の裏面側に設ける凹部３７もそれに応じた面積の
ものとしてある。そして、上述の貫通孔３１ａは、Ｇａ
Ａｓ基板３１の、凹部３７と対向する部分の端に、設け
てある。

【００２５】この際、凹部３７は、その深さが５７０〜
５８０μｍ程度のもので開口面積が活性層３３ｘの面積
より大きな面積とされたものとしている。ＧａＡｓ基板
３１の厚さが一般に６００μｍ程度であるので、凹部３
７を形成した部分の基板残存部分の厚さは３０〜２０μ
ｍとなる。また、貫通孔３１ａは直径が１０μｍのもの
としている。勿論、凹部３７の開口部形状および深さや
貫通孔３１ａの開口部形状および大きさは、上述の例に
限られず、半導体集積回路の設計に応じた任意のものと
できる。たとえば、貫通孔３１ａの開口部形状は、電界
効果トランジスタを隣接の他の電界効果トランジスタの
電位からシールドする目的からしたなら、ゲート電極３
３ｇのゲート幅方向に沿って細長い形状となっていた方
が好適とも考える。

【００２６】また、凹部３７はその側壁が基板裏面側か
ら見て逆テーパ状となっているものとし、貫通孔３１ａ
はその側壁が基板面に対しほぼ垂直（垂直も含む）か或
いは基板裏面側から見てテーパ状となっているものとし
ている。このようにすると、基板裏面側から凹部３７内
に裏面電極３５および導電部３６形成用の金属膜を成膜
した際に、凹部３７内以外すなわちＧａＡｓ基板３１の
裏面に形成される金属膜部分３９（図１参照）と、凹部
３７内に形成される金属膜部分すなわち裏面電極３５と
の縁切りが良好に行なえ、かつ、凹部３７および貫通孔
３１ａ内での金属膜のステップカバレ−ジが良好に行な
えるからである（詳細は後述の製造方法の項において説
明する。）。

【００２７】なお、図示例ではＧａＡｓ基板３１の裏面
に形成される金属膜部分３９を残存させているが、これ
は除去してしまっても勿論良い。

【００２８】また、図１の例では何れの電界効果トラン
ジスタにおいても裏面電極３５の導電部３６をソース電
極３３ｓに接続していた。しかし、各電界効果トランジ
スタの裏面電極の導電部３６をどこに接続するか（換言
すればどういう電位とするか）は、半導体集積回路の使
用態様により任意にできる。例えば、ある電界効果トラ
ンジスタについては裏面電極３５をソース電極３３ｓと
接続し、別のある電界効果トランジスタについては裏面
電極３５をドレイン電極３３ｄと接続し、さらに別の電
界効果トランジスタについては裏面電極３５をソースや
ドレインの各電位とは全く別の電位の外部配線と接続す
るようにしても良い。

【００２９】また、上述においてはＧａＡｓ基板を用い
た半導体集積回路にこの発明を適用した例を説明した
が、この発明は、他の半導体材料、例えばシリコン、ゲ
ルマニウム、ＧａＡｓ以外の他の化合物半導体材料を用
い構成される半導体集積回路に対しても適用できる。

【００３０】２．製造方法の説明この発明の半導体集積回路の理解を深めるために、図１
に示した半導体集積回路の製造方法例を説明する。図２
（Ａ）〜（Ｄ）、図３（Ａ）〜（Ｃ）および図４（Ａ）
〜（Ｃ）はその説明に供する工程図である。いずれの図
も、主な工程での試料の様子を図１（Ａ）に対応する断
面図によって示したものである。

【００３１】ＧａＡｓ基板３１の所定部分に公知の方法
により例えばｎ型の活性層３３ｘを形成する（図２
（Ａ））。

【００３２】次に、この試料上に、活性層３３ｘ近傍が
開口部４１ａとされたレジストパタン４１を公知の方法
により形成し、その後、このレジストパタン４１をマス
クとして基板３１を反応性イオンエッチング法によりエ
ッチングして基板３１に深さが２０〜３０μｍで直径が
１０μｍ程度の穴部３１ｘ（将来貫通孔３１ａにな
る。）を形成する（図２（Ｂ））。なお、この際のエッ
チングを基板厚み方向にエッチングが優位に進む条件
（異方性エッチング条件）で行なう。こうすることによ
り、穴部３１ｘはその側壁が基板面に対し垂直か若しく
は逆テーパ状のものとなり、後の裏面電極形成工程にお
いて有利になるからである（詳細は後述する。）。この
ようなエッチングは、例えば、エッチングガスとしてＣ
ｌ₂ガスを用い反応室の圧力を比較的低圧力条件とすれ
ば可能である。

【００３３】次に、レジストパタン４１を除去し（図２
（Ｃ））、その後、この試料上に平坦化材料として例え
ば粘度が２５〜３０ポイズ程度のポリイミドを塗布し、
穴部３１ｘをこのポリイミド４３により埋め、基板３１
表面を平坦化する（図２（Ｄ））。

【００３４】次に、この試料の所定部分上に、例えば公
知のフォトリソグラフィ技術、成膜技術、リフトオフ技
術により、オーミック電極としてのソース電極３３ｓ及
びドレイン電極３３ｄをそれぞれ形成し、また、ゲート
電極３３ｇを形成する。なお、このとき、ソース電極３
３ｓは、活性層３３ｘの端部からポリイミド４３にまで
かかるように形成する（図３（Ａ））。

【００３５】ここまでの工程が済むとＧａＡｓ基板３１
表面側には電界効果トランジスタ等の半導体素子が多数
形成される。

【００３６】次に、ＧａＡｓ基板３１の裏面に、その、
表面側の各半導体素子形成領域に対向する領域より少し
広い領域は露出する開口部４５ａを有したレジストパタ
ン４５を、公知の方法により形成する（図３（Ｂ））。

【００３７】次に、レジストパタン４５をマスクとして
用い、基板表面に穴部３１ｘを形成した際に用いたと同
様な反応性イオンエッチング技術によりＧａＡｓ基板３
１を半導体基板裏面からポリイミド４３が露出されるま
でエッチングする。これにより、側壁が基板面に対し基
板裏面側から見て逆テーパ状となった凹部３７が得られ
る（図３（Ｃ））。

【００３８】次に、穴部３１ｘに埋め込んでおいたポリ
イミド４３を凹部３７側よりポリイミド剥離液によって
除去する。これにより穴部３１ｘはこの実施例でいう貫
通孔３１ａとなる（図４（Ａ））。

【００３９】次に、基板３１の裏面側から例えば真空蒸
着法により例えばＴｉ（チタン）膜とＡｕ（金）膜とを
例えば前者は１００ｎｍの膜厚で後者は３００ｎｍの膜
厚で順次に形成し、裏面電極３５および導電部３６用の
第１金属膜３５ｘを得る（図４（Ｂ））。この工程が終
了すると、裏面電極３５および導電部３６が基本的に得
られる（この実施例ではさらに無電解めっきを後に実施
する。）。この裏面電極３５はこの場合ソース電極３３
ｓと、導電部３６を介して接続される。なお、これらＴ
ｉおよびＡｕ薄膜は、ＴｉやＡｕのａ蒸着分子が基板裏
面に対しなるべく垂直に入射するような蒸着角度に条件
設定した蒸着法で形成するのが良い。基板裏面から見て
凹部３７は逆テーパ状のものとなっており、貫通孔３１
ａはテーパ状のもの若しくは垂直な側壁を有するものと
されているので、上述の様な蒸着条件とすると、金属膜
３５ｘは凹部３７側壁には付着せず凹部３７底部および
貫通孔３１ａ内に良好に付着する。このため、基板裏面
の第１金属膜部分と凹部３７内の第１金属膜部分とが縁
切りできるため、各凹部３７内に裏面電極を互いに電気
的に絶縁された状態で容易に形成できる。

【００４０】次に、この実施例では、裏面電極３５およ
び導電部３６の耐久性などを高める意味で第１金属膜層
３９上に無電解めつき法によりさらに第２金属膜３５ｙ
を形成する。これにより図１に示した第１実施例の半導
体集積回路が得られる。

【００４１】３．第２実施例第１実施例では、導電部は、基板に貫通孔３１ａを設け
この貫通孔３１ａ中に裏面電極３５形成用金属膜を形成
することで構成していた。しかし、導電部の構成はこれ
に限られない。この第２実施例では、図５に示したよう
に、貫通孔を設けず、その代わりＧａＡｓ基板３１の裏
面電極３５が形成された部分の所定部分に不純物をイオ
ン注入法で注入して低抵抗領域を得、この領域を導電部
３６ａとしている。

【００４２】

【発明の効果】上述した説明からも明らかなように、こ
の発明によれば、各半導体素子が裏面電極を個別に有す
る構造の、半導体集積回路が得られる。このため、各半
導体素子各々の裏面電極の電位を対応する半導体素子の
電位と同じにすることにより半導体素子と裏面電極との
間の電位差を生じさせなくすることもできるので、バッ
クゲート効果の防止または低減が図れる。なお、各裏面
電極を任意の電位にすることは、裏面電極から基板表面
まで延長させてある延長電極部に所定電圧を印加するこ
とで容易に行なえる。

【００４３】さらに、この発明の構成によれば、半導体
素子形成予定領域は、隣接する他の半導体素子の電位か
ら、基板裏面方向にあっては裏面電極によって、また隣
接する半導体素子の方向にあっては少なくともその一部
が導電部によって、それぞれシールドされる。このた
め、サイドゲート効果の防止または低減が図れると考え
られる。

【００４４】また、半導体基板の各半導体素子形成領域
に対応する裏面部分に凹部を設け、この凹部内に裏面電
極をそれぞれ設ける構成では、凹部を設けた分、裏面電
極を半導体素子形成領域に近づけることができるので上
記シールドの効果をより一層大きくできると考えられ
る。さらに、凹部を設けた分半導体素子形成領域の厚さ
（半導体基板の厚さ）を薄くできるので、半導体素子で
発生した熱を放熱し易くできるから、半導体素子の特性
向上が図れる。

【図面の簡単な説明】

【図１】（Ａ）は第１実施例の半導体集積回路の要部を
示した断面図、（Ｂ）は（Ａ）図に示した部分の下面図
である。

【図２】（Ａ）〜（Ｄ）は、第１実施例の半導体集積回
路の製法例の説明図である。

【図３】（Ａ）〜（Ｃ）は、第１実施例の半導体集積回
路の製法例の図２に続く説明図である。

【図４】（Ａ）〜（Ｃ）は、第１実施例の半導体集積回
路の製法例の図３に続く説明図である。

【図５】第２実施例の半導体集積回路の要部を示した断
面図である。

【図６】（Ａ）〜（Ｄ）は、従来技術の説明に供する図
である。

【図７】従来技術の問題点を具体的に説明するための図
である。

【符号の説明】

３１：半導体下地（例えばＧａＡｓ基板）３１ａ：貫通孔３３ａ，３３ｂ：半導体素子形成領域３３ｄ：ドレイン電極３３ｇ：ゲート電
極３３ｓ：ソース電極３３ｘ：活性層３５：裏面電極３５ｘ：第１金属膜（例えば蒸着法による金属膜）３５ｙ：第２金属膜（例えば無電解めっき法による金属
膜）３６：導電部（裏面電極同時形成されたもの）３６ａ：導電部（イオン注入法によるもの）３７：凹部３９：裏面電極形成時に基板裏面に形成された金属膜４１：レジストパタン４１ａ：開口部４３：平坦化材料（例えばポリイミド）４５：レジストパタン４５ａ：開口部

Claims

【特許請求の範囲】

【請求項１】半導体基板に半導体素子を多数有する半
導体集積回路において、半導体基板の、半導体素子が形成された領域と対向する
裏面部分毎に、裏面電極をそれぞれ具え、かつ、前記半導体基板内に、前記裏面電極から前記半導体基板
の表面に至る導電部を具えたことを特徴とする半導体集
積回路。
【請求項２】請求項１に記載の半導体集積回路におい
て、前記半導体基板の前記各裏面部分毎に凹部をそれぞれ具
え、該凹部内に前記裏面電極を具えたことを特徴とする半導
体集積回路。
【請求項３】請求項１に記載の半導体集積回路におい
て、前記半導体素子を電界効果トランジスタとし、前記導電部を、前記電界効果トランジスタのソース電
極、ドレイン電極及び外部配線のうちのいずれかのもの
と、接続してあることを特徴とする半導体集積回路。