JPH05275456A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05275456A JPH05275456A JP7047692A JP7047692A JPH05275456A JP H05275456 A JPH05275456 A JP H05275456A JP 7047692 A JP7047692 A JP 7047692A JP 7047692 A JP7047692 A JP 7047692A JP H05275456 A JPH05275456 A JP H05275456A
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Abstract
(57)【要約】
【目的】本発明は、ショットキーゲートＦＥＴ及びその
製造方法に関し、エッチング工程におけるレジストを高
い精度でパターニングし、また、レジストパターンの位
置合わせの合わせ余裕を減少させ、さらに、ソース電極
又はドレイン電極とゲート電極の直接接続を容易にした
ショットキーゲートＦＥＴ及びその製造方法を提供する
ことを目的とする。 【構成】基板上層のＡｕＧｅ／Ａｕ層１０上の全面にレ
ジスト１６を塗布してパターニングし（図３（ａ））、
レジスト１６をマスクとして不要なＡｕＧｅ／Ａｕ層１
０及びタングステンシリサイド層７をエッチング除去す
る。ｎ−ＧａＡｓ層４とオーミック接合するＡｕＧｅ／
Ａｕ層のソース電極２０及びドレイン電極２２が形成さ
れると共に、シリコン酸化膜６上に張出したＷＳｉの腕
部８ａと、腕部８ａ上層のＡｕＧｅ／Ａｕ層８ｂが形成
され、ｎ−ＧａＡｓ層４とショットキー接合するＴ型ゲ
ート電極８が形成されるように構成する（図３
（ｂ））。
製造方法に関し、エッチング工程におけるレジストを高
い精度でパターニングし、また、レジストパターンの位
置合わせの合わせ余裕を減少させ、さらに、ソース電極
又はドレイン電極とゲート電極の直接接続を容易にした
ショットキーゲートＦＥＴ及びその製造方法を提供する
ことを目的とする。 【構成】基板上層のＡｕＧｅ／Ａｕ層１０上の全面にレ
ジスト１６を塗布してパターニングし（図３（ａ））、
レジスト１６をマスクとして不要なＡｕＧｅ／Ａｕ層１
０及びタングステンシリサイド層７をエッチング除去す
る。ｎ−ＧａＡｓ層４とオーミック接合するＡｕＧｅ／
Ａｕ層のソース電極２０及びドレイン電極２２が形成さ
れると共に、シリコン酸化膜６上に張出したＷＳｉの腕
部８ａと、腕部８ａ上層のＡｕＧｅ／Ａｕ層８ｂが形成
され、ｎ−ＧａＡｓ層４とショットキー接合するＴ型ゲ
ート電極８が形成されるように構成する（図３
（ｂ））。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特にショットキーゲートＦＥＴ及びその
製造方法に関する。
造方法に係り、特にショットキーゲートＦＥＴ及びその
製造方法に関する。
【０００２】
【従来の技術】近年、超高速、低消費電力ＬＳＩを実現
するためにショットキーゲートＦＥＴが用いられるよう
になってきた。ショットキーゲートＦＥＴに用いる半導
体基板には、一般的にシリコンよりも電子の移動度が大
きいＧａＡｓ系の材料を用いた化合物半導体基板が用い
られている。ショットキーゲートＦＥＴのゲート構造に
は、イオン注入型とリセス型とがあるが、リセス型の方
がイオン注入型よりもイオンの回り込みにより生じるシ
ョートチャネル効果を小さくすることができ、ショート
ゲート素子を安定に作りやすいので、ヘテロ接合ＦＥＴ
等において利用されている。
するためにショットキーゲートＦＥＴが用いられるよう
になってきた。ショットキーゲートＦＥＴに用いる半導
体基板には、一般的にシリコンよりも電子の移動度が大
きいＧａＡｓ系の材料を用いた化合物半導体基板が用い
られている。ショットキーゲートＦＥＴのゲート構造に
は、イオン注入型とリセス型とがあるが、リセス型の方
がイオン注入型よりもイオンの回り込みにより生じるシ
ョートチャネル効果を小さくすることができ、ショート
ゲート素子を安定に作りやすいので、ヘテロ接合ＦＥＴ
等において利用されている。
【０００３】このリセス型ゲート構造のゲート電極は、
リフトオフにより形成する場合と、エッチングにより形
成する場合とがあるが、リフトオフを用いた場合はフォ
トレジストを含むリセス部のアスペクト比が高くなるた
め加工が難しく、ショートゲートの加工には適さない。
さらに、ゲート長が０．２〜０．３μｍ程度の加工にお
いてリフトオフを用いると、ゲート電極の断面積が小さ
いことからエレクトロマイグレーション耐性が劣化し、
また、電流密度が高くなるので、素子の信頼性が確保で
きない。
リフトオフにより形成する場合と、エッチングにより形
成する場合とがあるが、リフトオフを用いた場合はフォ
トレジストを含むリセス部のアスペクト比が高くなるた
め加工が難しく、ショートゲートの加工には適さない。
さらに、ゲート長が０．２〜０．３μｍ程度の加工にお
いてリフトオフを用いると、ゲート電極の断面積が小さ
いことからエレクトロマイグレーション耐性が劣化し、
また、電流密度が高くなるので、素子の信頼性が確保で
きない。
【０００４】上記のような事情により、近年、ショット
キーゲートＦＥＴのゲート構造として、エッチング加工
を用い、かつゲート電極の断面がＴ型形状であるＴ型ゲ
ート電極の形成が試みられている。このＴ型ゲート構造
によれば、ショットキー接合するゲート下部でショート
ゲートを実現し、ゲート上部でゲート電極の断面積を稼
ぐことによりエレクトロマイグレーション耐性を向上さ
せ、また、電流密度が高くなることを防止させて、素子
の信頼性を向上させることができる。
キーゲートＦＥＴのゲート構造として、エッチング加工
を用い、かつゲート電極の断面がＴ型形状であるＴ型ゲ
ート電極の形成が試みられている。このＴ型ゲート構造
によれば、ショットキー接合するゲート下部でショート
ゲートを実現し、ゲート上部でゲート電極の断面積を稼
ぐことによりエレクトロマイグレーション耐性を向上さ
せ、また、電流密度が高くなることを防止させて、素子
の信頼性を向上させることができる。
【０００５】図９乃至図１３を用いて従来のＴ型ゲート
電極を有するショットキーゲートＦＥＴの製造方法を説
明する。ＧａＡｓ基板２上に不純物を２×１０17ｃｍ-3
程度拡散させた厚さ２００ｎｍのｎ−ＧａＡｓ層４を形
成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍのシリコン
酸化膜６を形成した後、ゲート電極を形成するための幅
０．５μｍのコンタクトホールをシリコン酸化膜６に開
口する。次にコンタクトホール底部に露出したｎ−Ｇａ
Ａｓ層４をリセスエッチングする（図９（ａ））。
電極を有するショットキーゲートＦＥＴの製造方法を説
明する。ＧａＡｓ基板２上に不純物を２×１０17ｃｍ-3
程度拡散させた厚さ２００ｎｍのｎ−ＧａＡｓ層４を形
成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍのシリコン
酸化膜６を形成した後、ゲート電極を形成するための幅
０．５μｍのコンタクトホールをシリコン酸化膜６に開
口する。次にコンタクトホール底部に露出したｎ−Ｇａ
Ａｓ層４をリセスエッチングする（図９（ａ））。
【０００６】次に、全面にゲート電極形成用金属層とし
て厚さ２００ｎｍのタングステンシリサイド（ＷＳｉ）
層７を形成する（図９（ｂ））。次に、全面にゲート電
極上層を形成するためのＴｉ／Ａｕ層２４を厚さ１０／
３００ｎｍ程度形成する（図１０（ａ））。次に、全面
にレジスト２６を塗布し、ゲート電極形成領域以外のレ
ジスト２６を除去してパターニングする（図１０
（ｂ））。
て厚さ２００ｎｍのタングステンシリサイド（ＷＳｉ）
層７を形成する（図９（ｂ））。次に、全面にゲート電
極上層を形成するためのＴｉ／Ａｕ層２４を厚さ１０／
３００ｎｍ程度形成する（図１０（ａ））。次に、全面
にレジスト２６を塗布し、ゲート電極形成領域以外のレ
ジスト２６を除去してパターニングする（図１０
（ｂ））。
【０００７】次に、パターニングされたレジスト２６を
マスクとして、Ｔｉ／Ａｕ層２４及びタングステンシリ
サイド層７をエッチング除去する。こうして、上記コン
タクトホールからシリコン酸化膜６上に張出したＷＳｉ
の腕部１８ａと、腕部１８ａ上部にＴｉ／Ａｕ層１８ｂ
が形成され、ｎ−ＧａＡｓ層４とショットキー接合する
Ｔ型ゲート電極１８が形成される（図１１（ａ））。
マスクとして、Ｔｉ／Ａｕ層２４及びタングステンシリ
サイド層７をエッチング除去する。こうして、上記コン
タクトホールからシリコン酸化膜６上に張出したＷＳｉ
の腕部１８ａと、腕部１８ａ上部にＴｉ／Ａｕ層１８ｂ
が形成され、ｎ−ＧａＡｓ層４とショットキー接合する
Ｔ型ゲート電極１８が形成される（図１１（ａ））。
【０００８】次に、全面にレジスト２７を塗布してパタ
ーニングし、シリコン酸化膜６をエッチングしてソース
電極及びドレイン電極を形成するためのコンタクトホー
ルを形成する（図１１（ｂ））。次に、全面にソース電
極及びドレイン電極を形成するためのＡｕＧｅ／Ａｕ層
２８を２０／３００ｎｍの厚さだけ蒸着する。次に、全
面にレジスト３０を塗布してパターニングし（図１２
（ａ））、ソース電極形成領域及びドレイン電極形成領
域以外のＡｕＧｅ／Ａｕ層２８をエッチング除去するこ
とにより、ｎ−ＧａＡｓ層４とオーミック接合する、厚
さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層のソース電極２
０及びドレイン電極２２が形成される（図１２
（ｂ））。
ーニングし、シリコン酸化膜６をエッチングしてソース
電極及びドレイン電極を形成するためのコンタクトホー
ルを形成する（図１１（ｂ））。次に、全面にソース電
極及びドレイン電極を形成するためのＡｕＧｅ／Ａｕ層
２８を２０／３００ｎｍの厚さだけ蒸着する。次に、全
面にレジスト３０を塗布してパターニングし（図１２
（ａ））、ソース電極形成領域及びドレイン電極形成領
域以外のＡｕＧｅ／Ａｕ層２８をエッチング除去するこ
とにより、ｎ−ＧａＡｓ層４とオーミック接合する、厚
さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層のソース電極２
０及びドレイン電極２２が形成される（図１２
（ｂ））。
【０００９】
【発明が解決しようとする課題】上記説明したように、
従来のショットキーゲートＦＥＴの製造方法では、素子
に必要な電極を形成するために、少なくとも３回のエッ
チング工程を必要としている。即ち、レジスト２６をパ
ターニングしてゲート電極１８を形成する工程（図１０
（ｂ））と、レジスト２７をパターニングしてソース電
極及びドレイン電極を形成用のコンタクトホールを形成
する工程（図１１（ｂ））と、レジスト３０をパターニ
ングしてソース電極２０及びドレイン電極２２を形成す
る工程（図１２（ａ））である。
従来のショットキーゲートＦＥＴの製造方法では、素子
に必要な電極を形成するために、少なくとも３回のエッ
チング工程を必要としている。即ち、レジスト２６をパ
ターニングしてゲート電極１８を形成する工程（図１０
（ｂ））と、レジスト２７をパターニングしてソース電
極及びドレイン電極を形成用のコンタクトホールを形成
する工程（図１１（ｂ））と、レジスト３０をパターニ
ングしてソース電極２０及びドレイン電極２２を形成す
る工程（図１２（ａ））である。
【００１０】このように、パターニングされたレジスト
をマスクとしてエッチングする工程が繰返されるような
場合において、レジストのマスクの位置合わせ精度が素
子特性に影響を及ぼしてしまうという問題がある。即
ち、エッチング工程が多くなるほどマスクの位置合わせ
誤差が生じ易くなるので、位置合わせの際の合わせ余裕
を大きくとると、ゲート電極とソース電極又はドレイン
電極の電極間の距離が離れてしまい、ソース抵抗等が増
加して素子特性が劣化してしまう。
をマスクとしてエッチングする工程が繰返されるような
場合において、レジストのマスクの位置合わせ精度が素
子特性に影響を及ぼしてしまうという問題がある。即
ち、エッチング工程が多くなるほどマスクの位置合わせ
誤差が生じ易くなるので、位置合わせの際の合わせ余裕
を大きくとると、ゲート電極とソース電極又はドレイン
電極の電極間の距離が離れてしまい、ソース抵抗等が増
加して素子特性が劣化してしまう。
【００１１】また、従来の半導体装置の製造方法では、
ゲート電極形成のためのタングステンシリサイド層７、
ゲート電極上層を形成するＴｉ／Ａｕ層２４、及びソー
ス電極及びドレイン電極を形成するためのＡｕＧｅ／Ａ
ｕ層２８膜を順次形成して、レジストのパターニングに
より不要な金属層をエッチング除去しているが、このエ
ッチング工程で生じる段差により次工程で形成するレジ
ストを平坦化させることができず、高精度のパターニン
グが困難になるという問題もある（図１１（ｂ）、図１
２（ａ）参照）。
ゲート電極形成のためのタングステンシリサイド層７、
ゲート電極上層を形成するＴｉ／Ａｕ層２４、及びソー
ス電極及びドレイン電極を形成するためのＡｕＧｅ／Ａ
ｕ層２８膜を順次形成して、レジストのパターニングに
より不要な金属層をエッチング除去しているが、このエ
ッチング工程で生じる段差により次工程で形成するレジ
ストを平坦化させることができず、高精度のパターニン
グが困難になるという問題もある（図１１（ｂ）、図１
２（ａ）参照）。
【００１２】さらに、ゲート電極とソース電極又はドレ
イン電極を素子内で直接接続した素子を形成しようとす
る場合にいおても、図１３に示すようにゲート電極１８
とソース電極形成領域の段差が大きくなり、レジスト３
０の正確なパターニング及びマスクの正確な位置合わせ
が困難であることから上記問題が生じる。本発明の目的
は、エッチング工程におけるレジストを高い精度でパタ
ーニングし、また、レジストパターンの位置合わせの合
わせ余裕を減少させ、さらに、ソース電極又はドレイン
電極とゲート電極の直接接続を容易にした半導体装置及
びその製造方法を提供することにある。
イン電極を素子内で直接接続した素子を形成しようとす
る場合にいおても、図１３に示すようにゲート電極１８
とソース電極形成領域の段差が大きくなり、レジスト３
０の正確なパターニング及びマスクの正確な位置合わせ
が困難であることから上記問題が生じる。本発明の目的
は、エッチング工程におけるレジストを高い精度でパタ
ーニングし、また、レジストパターンの位置合わせの合
わせ余裕を減少させ、さらに、ソース電極又はドレイン
電極とゲート電極の直接接続を容易にした半導体装置及
びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上部に形成された不純物拡散層と、
前記不純物拡散層上に形成された絶縁膜と、前記絶縁膜
に開口されたコンタクトホールを介して前記不純物拡散
層とショットキー接合し、断面がＴ型形状になるように
前記コンタクトホールから前記絶縁膜上に腕部が張出し
たＴ型ゲート電極と、前記絶縁膜を開口して前記不純物
拡散層上にオーミック接合するソース電極と、前記Ｔ型
ゲート電極に対して前記ソース電極の反対側に前記絶縁
膜を開口して前記不純物拡散層上にオーミック接合する
ドレイン電極とを有する半導体装置において、前記Ｔ型
ゲート電極の前記腕部上層は、前記ソース電極及び前記
ドレイン電極と同一の金属材料で形成された導電層であ
ることを特徴とする半導体装置によって達成される。。
と、前記半導体基板上部に形成された不純物拡散層と、
前記不純物拡散層上に形成された絶縁膜と、前記絶縁膜
に開口されたコンタクトホールを介して前記不純物拡散
層とショットキー接合し、断面がＴ型形状になるように
前記コンタクトホールから前記絶縁膜上に腕部が張出し
たＴ型ゲート電極と、前記絶縁膜を開口して前記不純物
拡散層上にオーミック接合するソース電極と、前記Ｔ型
ゲート電極に対して前記ソース電極の反対側に前記絶縁
膜を開口して前記不純物拡散層上にオーミック接合する
ドレイン電極とを有する半導体装置において、前記Ｔ型
ゲート電極の前記腕部上層は、前記ソース電極及び前記
ドレイン電極と同一の金属材料で形成された導電層であ
ることを特徴とする半導体装置によって達成される。。
【００１４】また、上記目的は、半導体基板上に不純物
拡散層を形成し、前記不純物拡散層上に絶縁膜を形成
し、前記絶縁膜のゲート電極形成領域に第１のコンタク
トホールを開口し、全面にゲート電極形成用金属層を形
成し、全面に第１のレジストを塗布してパターニング
し、パターニングされた前記第１のレジストをマスクと
して、前記第１のコンタクトホールの両側のソース電極
形成領域及びドレイン電極形成領域の前記ゲート電極形
成用金属層及び前記絶縁膜をエッチングして第２及び第
３のコンタクトホールを開口し、前記第１のレジストを
除去した後、全面に導電層を形成し、全面に第２のレジ
ストを塗布してパターニングし、パターニングされた前
記第２のレジストをマスクとして、前記ゲート電極形成
領域及び前記ソース電極形成領域及び前記ドレイン電極
形成領域以外の、不要な前記導電層及び前記ゲート電極
形成用金属層をエッチング除去して、前記ゲート電極形
成用金属層及びその上層の前記導電層からなり、前記第
１のコンタクトホールから前記絶縁膜上に張出した腕部
が形成され、前記不純物拡散層とショットキー接合する
Ｔ型ゲート電極を形成し、同時に前記不純物拡散層とオ
ーミック接合する前記導電層からなるソース電極及びド
レイン電極を形成することを特徴とする半導体装置の製
造方法によって達成される。
拡散層を形成し、前記不純物拡散層上に絶縁膜を形成
し、前記絶縁膜のゲート電極形成領域に第１のコンタク
トホールを開口し、全面にゲート電極形成用金属層を形
成し、全面に第１のレジストを塗布してパターニング
し、パターニングされた前記第１のレジストをマスクと
して、前記第１のコンタクトホールの両側のソース電極
形成領域及びドレイン電極形成領域の前記ゲート電極形
成用金属層及び前記絶縁膜をエッチングして第２及び第
３のコンタクトホールを開口し、前記第１のレジストを
除去した後、全面に導電層を形成し、全面に第２のレジ
ストを塗布してパターニングし、パターニングされた前
記第２のレジストをマスクとして、前記ゲート電極形成
領域及び前記ソース電極形成領域及び前記ドレイン電極
形成領域以外の、不要な前記導電層及び前記ゲート電極
形成用金属層をエッチング除去して、前記ゲート電極形
成用金属層及びその上層の前記導電層からなり、前記第
１のコンタクトホールから前記絶縁膜上に張出した腕部
が形成され、前記不純物拡散層とショットキー接合する
Ｔ型ゲート電極を形成し、同時に前記不純物拡散層とオ
ーミック接合する前記導電層からなるソース電極及びド
レイン電極を形成することを特徴とする半導体装置の製
造方法によって達成される。
【００１５】
【作用】本発明によれば、エッチング工程の工程数が減
るのでエッチング工程におけるレジストのマスクの位置
合わせ余裕を減少させることができ、また、レジストを
平坦化することができるので高い精度のパターニングが
行え、また、ソース電極又はドレイン電極とゲート電極
とを容易に直接接続することができるようになる。
るのでエッチング工程におけるレジストのマスクの位置
合わせ余裕を減少させることができ、また、レジストを
平坦化することができるので高い精度のパターニングが
行え、また、ソース電極又はドレイン電極とゲート電極
とを容易に直接接続することができるようになる。
【００１６】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を図１乃至図３を用いて説明する。ＧａＡ
ｓ基板２上に不純物を２×１０17ｃｍ-3程度拡散させた
厚さ２００ｎｍのｎ−ＧａＡｓ層４を形成し、ｎ−Ｇａ
Ａｓ層４上に厚さ３００ｎｍのシリコン酸化膜６を形成
した後、ゲート電極を形成するための幅０．５μｍのコ
ンタクトホールをシリコン酸化膜６に開口する。次にコ
ンタクトホール底部に露出したｎ−ＧａＡｓ層４をリセ
スエッチングする（図１（ａ））。
その製造方法を図１乃至図３を用いて説明する。ＧａＡ
ｓ基板２上に不純物を２×１０17ｃｍ-3程度拡散させた
厚さ２００ｎｍのｎ−ＧａＡｓ層４を形成し、ｎ−Ｇａ
Ａｓ層４上に厚さ３００ｎｍのシリコン酸化膜６を形成
した後、ゲート電極を形成するための幅０．５μｍのコ
ンタクトホールをシリコン酸化膜６に開口する。次にコ
ンタクトホール底部に露出したｎ−ＧａＡｓ層４をリセ
スエッチングする（図１（ａ））。
【００１７】次に、全面にゲート電極形成用金属層とし
て厚さ２００ｎｍのタングステンシリサイド（ＷＳｉ）
層７を形成する（図１（ｂ））。次に、全面にレジスト
１４を塗布してパターニングし、タングステンシリサイ
ド層７とその下層のシリコン酸化膜６をエッチングして
ソース電極及びドレイン電極を形成するためのコンタク
トホールを形成する（図２（ａ））。レジスト１４のパ
ターニング及び位置合わせは、レジスト１４の塗布面が
平坦であるので高精度で行うことができる。
て厚さ２００ｎｍのタングステンシリサイド（ＷＳｉ）
層７を形成する（図１（ｂ））。次に、全面にレジスト
１４を塗布してパターニングし、タングステンシリサイ
ド層７とその下層のシリコン酸化膜６をエッチングして
ソース電極及びドレイン電極を形成するためのコンタク
トホールを形成する（図２（ａ））。レジスト１４のパ
ターニング及び位置合わせは、レジスト１４の塗布面が
平坦であるので高精度で行うことができる。
【００１８】次に、全面にソース電極及びドレイン電極
を形成するため、及びゲート電極の上層を形成するＡｕ
Ｇｅ／Ａｕ層１０を２０／３００ｎｍの厚さだけ蒸着す
る（図２（ｂ））。次に、全面にレジスト１６を塗布し
てパターニングし（図３（ａ））、パターニングされた
レジスト１６をマスクとしてソース電極形成領域及びド
レイン電極形成領域、及びゲート電極形成領域以外のＡ
ｕＧｅ／Ａｕ層１０及びタングステンシリサイド層７を
エッチング除去する。レジスト１６のパターニング及び
位置合わせは、レジスト１６のパターニング及び位置合
わせされる面が平坦であるので高精度で行うことができ
る。このようにして、ｎ−ＧａＡｓ層４とオーミック接
合する、厚さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層のソ
ース電極２０及びドレイン電極２２が形成されると共
に、シリコン酸化膜６上に張出したＷＳｉの腕部８ａ
と、腕部８ａ上層のＡｕＧｅ／Ａｕ層８ｂが形成され、
ｎ−ＧａＡｓ層４とショットキー接合するＴ型ゲート電
極８が形成されたショットキーゲートＦＥＴが完成する
（図３（ｂ））。また、半導体表面層にｎ+ −ＩｎＧａ
Ａｓ層等を設けておくことにより、ＡｕＧｅ／ＡｕをＷ
やＡｌ等とする構造も実現可能である。
を形成するため、及びゲート電極の上層を形成するＡｕ
Ｇｅ／Ａｕ層１０を２０／３００ｎｍの厚さだけ蒸着す
る（図２（ｂ））。次に、全面にレジスト１６を塗布し
てパターニングし（図３（ａ））、パターニングされた
レジスト１６をマスクとしてソース電極形成領域及びド
レイン電極形成領域、及びゲート電極形成領域以外のＡ
ｕＧｅ／Ａｕ層１０及びタングステンシリサイド層７を
エッチング除去する。レジスト１６のパターニング及び
位置合わせは、レジスト１６のパターニング及び位置合
わせされる面が平坦であるので高精度で行うことができ
る。このようにして、ｎ−ＧａＡｓ層４とオーミック接
合する、厚さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層のソ
ース電極２０及びドレイン電極２２が形成されると共
に、シリコン酸化膜６上に張出したＷＳｉの腕部８ａ
と、腕部８ａ上層のＡｕＧｅ／Ａｕ層８ｂが形成され、
ｎ−ＧａＡｓ層４とショットキー接合するＴ型ゲート電
極８が形成されたショットキーゲートＦＥＴが完成する
（図３（ｂ））。また、半導体表面層にｎ+ −ＩｎＧａ
Ａｓ層等を設けておくことにより、ＡｕＧｅ／ＡｕをＷ
やＡｌ等とする構造も実現可能である。
【００１９】図３（ｂ）に示すように、本実施例による
半導体装置は、Ｔ型ゲート電極の腕部上層の金属材料が
ソース電極及びドレイン電極と同一の金属材料で形成さ
れていることに特徴を有している。このように本実施例
によれば、エッチング工程で用いるレジストを平坦化す
ることができるので、レジストを塗布してパターニング
する際の位置合わせが楽になると共に、電極形成用のコ
ンタクトホールを開口する精度も高くなる。従って、ソ
ース抵抗等を低減させ、素子特性を向上させたショット
キーゲートＦＥＴを形成することができる。
半導体装置は、Ｔ型ゲート電極の腕部上層の金属材料が
ソース電極及びドレイン電極と同一の金属材料で形成さ
れていることに特徴を有している。このように本実施例
によれば、エッチング工程で用いるレジストを平坦化す
ることができるので、レジストを塗布してパターニング
する際の位置合わせが楽になると共に、電極形成用のコ
ンタクトホールを開口する精度も高くなる。従って、ソ
ース抵抗等を低減させ、素子特性を向上させたショット
キーゲートＦＥＴを形成することができる。
【００２０】また、上記実施例によれば、Ｔ型ゲート電
極の腕部上層とソースドレイン電極を同一の金属材料で
同時に形成してしまう。従って、レジストを塗布してパ
ターニングする際の位置合わせの回数を少なくすること
ができる。さらに、製造工程の工程数を削減することも
できる。本発明の第２の実施例による半導体装置及びそ
の製造方法を図４を用いて説明する。
極の腕部上層とソースドレイン電極を同一の金属材料で
同時に形成してしまう。従って、レジストを塗布してパ
ターニングする際の位置合わせの回数を少なくすること
ができる。さらに、製造工程の工程数を削減することも
できる。本発明の第２の実施例による半導体装置及びそ
の製造方法を図４を用いて説明する。
【００２１】本実施例による半導体装置の製造方法は、
第１の実施例における図１及び図２に示された工程まで
は同一の工程を有するので説明を省略する。ソース電
極、ドレイン電極及びゲート電極の上層を形成するため
に全面に厚さ２０／３００ｎｍだけ蒸着されたＡｕＧｅ
／Ａｕ層１０の上部全面に、レジスト１６を塗布してパ
ターニングし（図４（ａ））、ドレイン電極形成領域、
及びソース電極形成領域からゲート電極形成領域までの
領域以外のＡｕＧｅ／Ａｕ層１０及びタングステンシリ
サイド層７をエッチング除去する。レジスト１６のパタ
ーニング及び位置合わせは、レジスト１６のパターニン
グ及び位置合わせされる面が平坦であるので高精度で行
うことができる。このようにして、ｎ−ＧａＡｓ層４と
オーミック接合する、厚さ２０／３００ｎｍのＡｕＧｅ
／Ａｕ層のドレイン電極２２が形成されると共に、シリ
コン酸化膜６上に張出したＷＳｉの腕部８ａと、腕部８
ａ上層の厚さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層８ｂ
が形成され、ｎ−ＧａＡｓ層４とショットキー接合する
Ｔ型ゲート電極８と腕部８ａ上層のＡｕＧｅＡｕ／Ａｕ
層８ｂと直接接続され、ｎ−ＧａＡｓ層４とオーミック
接合する、厚さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層の
ソース電極２０が形成された半導体装置が完成する（図
４（ｂ））。
第１の実施例における図１及び図２に示された工程まで
は同一の工程を有するので説明を省略する。ソース電
極、ドレイン電極及びゲート電極の上層を形成するため
に全面に厚さ２０／３００ｎｍだけ蒸着されたＡｕＧｅ
／Ａｕ層１０の上部全面に、レジスト１６を塗布してパ
ターニングし（図４（ａ））、ドレイン電極形成領域、
及びソース電極形成領域からゲート電極形成領域までの
領域以外のＡｕＧｅ／Ａｕ層１０及びタングステンシリ
サイド層７をエッチング除去する。レジスト１６のパタ
ーニング及び位置合わせは、レジスト１６のパターニン
グ及び位置合わせされる面が平坦であるので高精度で行
うことができる。このようにして、ｎ−ＧａＡｓ層４と
オーミック接合する、厚さ２０／３００ｎｍのＡｕＧｅ
／Ａｕ層のドレイン電極２２が形成されると共に、シリ
コン酸化膜６上に張出したＷＳｉの腕部８ａと、腕部８
ａ上層の厚さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層８ｂ
が形成され、ｎ−ＧａＡｓ層４とショットキー接合する
Ｔ型ゲート電極８と腕部８ａ上層のＡｕＧｅＡｕ／Ａｕ
層８ｂと直接接続され、ｎ−ＧａＡｓ層４とオーミック
接合する、厚さ２０／３００ｎｍのＡｕＧｅ／Ａｕ層の
ソース電極２０が形成された半導体装置が完成する（図
４（ｂ））。
【００２２】図４（ｂ）に示すように、本実施例による
半導体装置は、Ｔ型ゲート電極の腕部上層の金属材料
が、ソース電極及びドレイン電極と同一の金属材料で形
成されていると共に、ソース電極の形成金属がそのまま
Ｔ型ゲート電極の腕部上層に直接接続されていることに
特徴を有している。このように本実施例によっても、エ
ッチング工程で用いるレジストを平坦化することができ
るので、レジストを塗布してパターニングする際の位置
合わせが楽になると共に、電極形成用のコンタクトホー
ルを開口する精度も高くなる。従って、ソース抵抗等を
低減させ、素子特性を向上させたショットキーゲートＦ
ＥＴを形成することができる。
半導体装置は、Ｔ型ゲート電極の腕部上層の金属材料
が、ソース電極及びドレイン電極と同一の金属材料で形
成されていると共に、ソース電極の形成金属がそのまま
Ｔ型ゲート電極の腕部上層に直接接続されていることに
特徴を有している。このように本実施例によっても、エ
ッチング工程で用いるレジストを平坦化することができ
るので、レジストを塗布してパターニングする際の位置
合わせが楽になると共に、電極形成用のコンタクトホー
ルを開口する精度も高くなる。従って、ソース抵抗等を
低減させ、素子特性を向上させたショットキーゲートＦ
ＥＴを形成することができる。
【００２３】また、上記実施例によれば、Ｔ型ゲート電
極の腕部上層とソースドレイン電極を同一の金属材料で
同時に形成してしまう。従って、レジストを塗布してパ
ターニングする際の位置合わせの回数を少なくすること
ができ、製造工程の工程数を削減することもできると共
に、Ｔ型ゲート電極とソース電極又はドレイン電極との
直接接続が容易にできるようになり、かつ、別途配線を
行うことに比較して、素子の大きさを微細化することが
できる。
極の腕部上層とソースドレイン電極を同一の金属材料で
同時に形成してしまう。従って、レジストを塗布してパ
ターニングする際の位置合わせの回数を少なくすること
ができ、製造工程の工程数を削減することもできると共
に、Ｔ型ゲート電極とソース電極又はドレイン電極との
直接接続が容易にできるようになり、かつ、別途配線を
行うことに比較して、素子の大きさを微細化することが
できる。
【００２４】本発明の第３の実施例による半導体装置及
びその製造方法を図５乃至図８を用いて説明する。本実
施例は、第１及び第２の実施例において説明した半導体
装置の製造方法を組合わせることにより、異なる素子間
を接続した半導体装置を製造できるようにしたことに特
徴を有している。本実施例では、図８に示すようにリン
グオシレータを形成する場合について説明する。図８
（ａ）はリングオシレータの論理回路図であり、図８
（ｂ）はその回路図である。図８（ｃ）は、同図（ｂ）
の回路が形成された半導体装置を模式的に示した平面図
である。図８（ｃ）のＡ−Ａ断面からみた本実施例によ
る半導体装置及びその製造方法を図５乃至図７を用いて
説明する。
びその製造方法を図５乃至図８を用いて説明する。本実
施例は、第１及び第２の実施例において説明した半導体
装置の製造方法を組合わせることにより、異なる素子間
を接続した半導体装置を製造できるようにしたことに特
徴を有している。本実施例では、図８に示すようにリン
グオシレータを形成する場合について説明する。図８
（ａ）はリングオシレータの論理回路図であり、図８
（ｂ）はその回路図である。図８（ｃ）は、同図（ｂ）
の回路が形成された半導体装置を模式的に示した平面図
である。図８（ｃ）のＡ−Ａ断面からみた本実施例によ
る半導体装置及びその製造方法を図５乃至図７を用いて
説明する。
【００２５】ＧａＡｓ基板２上に不純物を２×１０17ｃ
ｍ-3程度拡散させた厚さ２００ｎｍのｎ−ＧａＡｓ層４
を形成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍのシリ
コン酸化膜６を形成した後、素子領域Ａ及びＢにゲート
電極を形成するための幅０．５μｍのコンタクトホール
をシリコン酸化膜６に開口する。次にコンタクトホール
底部に露出したｎ−ＧａＡｓ層４をリセスエッチングす
る（図５（ａ））。
ｍ-3程度拡散させた厚さ２００ｎｍのｎ−ＧａＡｓ層４
を形成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍのシリ
コン酸化膜６を形成した後、素子領域Ａ及びＢにゲート
電極を形成するための幅０．５μｍのコンタクトホール
をシリコン酸化膜６に開口する。次にコンタクトホール
底部に露出したｎ−ＧａＡｓ層４をリセスエッチングす
る（図５（ａ））。
【００２６】次に、全面にゲート電極形成用金属層とし
て厚さ２００ｎｍのタングステンシリサイド（ＷＳｉ）
層７を形成する（図５（ｂ））。次に、全面にレジスト
１４を塗布してパターニングし、タングステンシリサイ
ド層７とその下層のシリコン酸化膜６をエッチングし
て、素子領域Ａのソース電極と、素子領域Ｂのドレイン
電極と、素子領域Ａのドレイン電極及び素子領域Ｂのソ
ース電極との共通電極を形成するためのコンタクトホー
ルをそれぞれ形成する（図６（ａ））。レジスト１４の
パターニング及び位置合わせは、レジスト１４の塗布面
が平坦であるので高精度で行うことができる。
て厚さ２００ｎｍのタングステンシリサイド（ＷＳｉ）
層７を形成する（図５（ｂ））。次に、全面にレジスト
１４を塗布してパターニングし、タングステンシリサイ
ド層７とその下層のシリコン酸化膜６をエッチングし
て、素子領域Ａのソース電極と、素子領域Ｂのドレイン
電極と、素子領域Ａのドレイン電極及び素子領域Ｂのソ
ース電極との共通電極を形成するためのコンタクトホー
ルをそれぞれ形成する（図６（ａ））。レジスト１４の
パターニング及び位置合わせは、レジスト１４の塗布面
が平坦であるので高精度で行うことができる。
【００２７】次に、全面にＡｕＧｅ／Ａｕ層１０を２０
／３００ｎｍの厚さだけ蒸着する（図６（ｂ））。次
に、全面にレジスト１６を塗布してパターニングし（図
７（ａ））、パターニングされたレジスト１６をマスク
として、素子領域Ａのゲート電極形成領域及びソース電
極形成領域と、共通電極形成領域から素子領域Ｂのゲー
ト電極形成領域までの領域と、素子領域Ｂのドレイン電
極形成領域以外の、ＡｕＧｅ／Ａｕ層１０及びタングス
テンシリサイド層７をエッチング除去する（図７
（ｂ））。レジスト１６のパターニング及び位置合わせ
は、レジスト１６のパターニング及び位置合わせされる
面が平坦であるので高精度で行うことができる。このよ
うにして、素子領域Ａ及びＢに、タングステンシリサイ
ド層７及びその上層のＡｕＧｅ／Ａｕ層１０からなり、
シリコン酸化膜６上に張出した腕部８ａが形成され、ｎ
−ＧａＡｓ層４とショットキー接合するＴ型ゲート電極
８がそれぞれ形成され、同時にｎ−ＧａＡｓ層４とオー
ミック接合するＡｕＧｅ／Ａｕ層１０からなる素子領域
Ａのソース電極２０及び素子領域Ｂのドレイン電極２２
が形成され、同時に素子領域のＴ型ゲート電極８の腕部
８ａ上層のＡｕＧｅ／Ａｕ層８ｂと接続する共通電極１
３が形成された半導体装置が完成する（図７（ｂ））。
／３００ｎｍの厚さだけ蒸着する（図６（ｂ））。次
に、全面にレジスト１６を塗布してパターニングし（図
７（ａ））、パターニングされたレジスト１６をマスク
として、素子領域Ａのゲート電極形成領域及びソース電
極形成領域と、共通電極形成領域から素子領域Ｂのゲー
ト電極形成領域までの領域と、素子領域Ｂのドレイン電
極形成領域以外の、ＡｕＧｅ／Ａｕ層１０及びタングス
テンシリサイド層７をエッチング除去する（図７
（ｂ））。レジスト１６のパターニング及び位置合わせ
は、レジスト１６のパターニング及び位置合わせされる
面が平坦であるので高精度で行うことができる。このよ
うにして、素子領域Ａ及びＢに、タングステンシリサイ
ド層７及びその上層のＡｕＧｅ／Ａｕ層１０からなり、
シリコン酸化膜６上に張出した腕部８ａが形成され、ｎ
−ＧａＡｓ層４とショットキー接合するＴ型ゲート電極
８がそれぞれ形成され、同時にｎ−ＧａＡｓ層４とオー
ミック接合するＡｕＧｅ／Ａｕ層１０からなる素子領域
Ａのソース電極２０及び素子領域Ｂのドレイン電極２２
が形成され、同時に素子領域のＴ型ゲート電極８の腕部
８ａ上層のＡｕＧｅ／Ａｕ層８ｂと接続する共通電極１
３が形成された半導体装置が完成する（図７（ｂ））。
【００２８】このように、本実施例による半導体装置の
図８（ｃ）のＡ−Ａ断面は、図７（ｂ）に示すような構
造となる。即ち、本実施例による半導体装置は、第１の
実施例及び第２の実施例における製造方法により製造さ
れる半導体素子をそれぞれ素子領域Ｂ、素子領域Ａに形
成し、素子領域Ｂのドレイン電極と素子領域Ａのソース
電極とがＡｕＧｅ／Ａｕ層で接続された共通電極１３を
有するインバータとなっている。これを図８（ｃ）の平
面図のように接続することによりリングオシレータを容
易に形成することができる。
図８（ｃ）のＡ−Ａ断面は、図７（ｂ）に示すような構
造となる。即ち、本実施例による半導体装置は、第１の
実施例及び第２の実施例における製造方法により製造さ
れる半導体素子をそれぞれ素子領域Ｂ、素子領域Ａに形
成し、素子領域Ｂのドレイン電極と素子領域Ａのソース
電極とがＡｕＧｅ／Ａｕ層で接続された共通電極１３を
有するインバータとなっている。これを図８（ｃ）の平
面図のように接続することによりリングオシレータを容
易に形成することができる。
【００２９】このように本実施例の場合においても、エ
ッチング工程で用いるレジストを平坦化することができ
るので、レジストを塗布してパターニングする際の位置
合わせが楽になると共に、電極形成用のコンタクトホー
ルを開口する精度も高くなる。従って、素子特性が向上
したリングオシレータを形成することができる。また、
上記実施例によっても、Ｔ型ゲート電極の腕部上層とソ
ースドレイン電極を同一の金属材料で同時に形成してし
まう。従って、レジストを塗布してパターニングする際
の位置合わせの回数を少なくすることができ、製造工程
の工程数を削減することもできると共に、Ｔ型ゲート電
極とソース電極又はドレイン電極との直接接続が容易に
でき、また異なる素子間の接続も容易にできるので、リ
ングオシレータ等の形成を容易にすることができ、さら
に、別途配線層を用いる構造と比較し、面積を小さくす
ることもできる。
ッチング工程で用いるレジストを平坦化することができ
るので、レジストを塗布してパターニングする際の位置
合わせが楽になると共に、電極形成用のコンタクトホー
ルを開口する精度も高くなる。従って、素子特性が向上
したリングオシレータを形成することができる。また、
上記実施例によっても、Ｔ型ゲート電極の腕部上層とソ
ースドレイン電極を同一の金属材料で同時に形成してし
まう。従って、レジストを塗布してパターニングする際
の位置合わせの回数を少なくすることができ、製造工程
の工程数を削減することもできると共に、Ｔ型ゲート電
極とソース電極又はドレイン電極との直接接続が容易に
でき、また異なる素子間の接続も容易にできるので、リ
ングオシレータ等の形成を容易にすることができ、さら
に、別途配線層を用いる構造と比較し、面積を小さくす
ることもできる。
【００３０】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例においては、ソース
電極、ドレイン電極、Ｔ型ゲート電極の腕部上層にＡｕ
Ｇｅ／Ａｕ層１０を用いたが、その上層の半導体層がＩ
ｎＧａＡｓ等であれば、ＡｕＧｅ／Ａｕ層１０の代わり
にＡｌ層、ＷＳｉ層、Ｗ層等を用いることもできる。
が可能である。例えば、上記実施例においては、ソース
電極、ドレイン電極、Ｔ型ゲート電極の腕部上層にＡｕ
Ｇｅ／Ａｕ層１０を用いたが、その上層の半導体層がＩ
ｎＧａＡｓ等であれば、ＡｕＧｅ／Ａｕ層１０の代わり
にＡｌ層、ＷＳｉ層、Ｗ層等を用いることもできる。
【００３１】
【発明の効果】以上の通り、本発明によれば、エッチン
グ工程の工程数が減るのでエッチング工程におけるレジ
ストのマスクの位置合わせ余裕を減少させることがで
き、また、レジストを平坦化することができるので高い
精度のパターニングが行え、さらに、ソース電極又はド
レイン電極とゲート電極とを容易に直接接続することが
できるようになる。
グ工程の工程数が減るのでエッチング工程におけるレジ
ストのマスクの位置合わせ余裕を減少させることがで
き、また、レジストを平坦化することができるので高い
精度のパターニングが行え、さらに、ソース電極又はド
レイン電極とゲート電極とを容易に直接接続することが
できるようになる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す図（その１）である。
方法を示す図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図（その２）である。
方法を示す図（その２）である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す図（その３）である。
方法を示す図（その３）である。
【図４】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図５】本発明の第３の実施例による半導体装置の製造
方法を示す図（その１）である。
方法を示す図（その１）である。
【図６】本発明の第３の実施例による半導体装置の製造
方法を示す図（その２）である。
方法を示す図（その２）である。
【図７】本発明の第３の実施例による半導体装置の製造
方法を示す図（その３）である。
方法を示す図（その３）である。
【図８】リングオシレータを説明する図である。
【図９】従来の半導体装置の製造方法を示す図（その
１）である。
１）である。
【図１０】従来の半導体装置の製造方法を示す図（その
２）である。
２）である。
【図１１】従来の半導体装置の製造方法を示す図（その
３）である。
３）である。
【図１２】従来の半導体装置の製造方法を示す図（その
４）である。
４）である。
【図１３】従来の半導体装置の製造方法を示す図であ
る。
る。
２…ＧａＡｓ基板 ４…ｎ−ＧａＡｓ層 ６…シリコン酸化膜 ７…タングステンシリサイド層 ８…Ｔ型ゲート電極 ８ａ…腕部 ８ｂ…ＡｕＧｅ／Ａｕ層 １０…ＡｕＧｅ／Ａｕ層 １３…共通電極 １４…レジスト １６…レジスト １８…Ｔ型ゲート電極 １８ａ…腕部 １８ｂ…Ｔｉ／Ａｕ層 ２０…ソース電極 ２２…ドレイン電極 ２４…Ｔｉ／Ａｕ層 ２６…レジスト ２７…レジスト ２８…ＡｕＧｅ／Ａｕ層 ３０…レジスト
Claims (6)
- 【請求項１】 半導体基板と、前記半導体基板上部に形
成された不純物拡散層と、前記不純物拡散層上に形成さ
れた絶縁膜と、前記絶縁膜に開口されたコンタクトホー
ルを介して前記不純物拡散層とショットキー接合し、断
面がＴ型形状になるように前記コンタクトホールから前
記絶縁膜上に腕部が張出したＴ型ゲート電極と、前記絶
縁膜を開口して前記不純物拡散層上にオーミック接合す
るソース電極と、前記Ｔ型ゲート電極に対して前記ソー
ス電極の反対側に前記絶縁膜を開口して前記不純物拡散
層上にオーミック接合するドレイン電極とを有する半導
体装置において、 前記Ｔ型ゲート電極の前記腕部上層は、前記ソース電極
及び前記ドレイン電極と同一の金属材料で形成された導
電層であることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に不純物拡散層を形成し、 前記不純物拡散層上に絶縁膜を形成し、 前記絶縁膜のゲート電極形成領域に第１のコンタクトホ
ールを開口し、 全面にゲート電極形成用金属層を形成し、 全面に第１のレジストを塗布してパターニングし、パタ
ーニングされた前記第１のレジストをマスクとして、前
記第１のコンタクトホールの両側のソース電極形成領域
及びドレイン電極形成領域の前記ゲート電極形成用金属
層及び前記絶縁膜をエッチングして第２及び第３のコン
タクトホールを開口し、 前記第１のレジストを除去した後、全面に導電層を形成
し、 全面に第２のレジストを塗布してパターニングし、パタ
ーニングされた前記第２のレジストをマスクとして、前
記ゲート電極形成領域及び前記ソース電極形成領域及び
前記ドレイン電極形成領域以外の、不要な前記導電層及
び前記ゲート電極形成用金属層をエッチング除去して、
前記ゲート電極形成用金属層及びその上層の前記導電層
からなり、前記第１のコンタクトホールから前記絶縁膜
上に張出した腕部が形成され、前記不純物拡散層とショ
ットキー接合するＴ型ゲート電極を形成し、同時に前記
不純物拡散層とオーミック接合する前記導電層からなる
ソース電極及びドレイン電極を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置において、 前記Ｔ型ゲート電極の前記腕部は前記ソース電極又は前
記ドレイン電極の開口端部まで延び、前記腕部上層の前
記導電層は、前記ソース電極又は前記ドレイン電極と接
続されていることを特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記第２のレジストのパターニングを変更し、変更して
パターニングされた前記第２のレジストをマスクとし
て、前記ゲート電極形成領域及び前記ソース電極形成領
域、及び前記ゲート電極形成領域と前記ソース電極形成
領域の間の領域、及び前記ドレイン電極形成領域以外
の、不要な前記導電層及び前記ゲート電極形成用金属層
をエッチング除去して、前記Ｔ型ゲート電極の前記腕部
上層の前記導電層と前記ソース電極又は前記ドレイン電
極の前記導電層を接続して形成することを特徴とする半
導体装置の製造方法。 - 【請求項５】 半導体基板と、前記半導体基板上部に形
成された不純物拡散層と、前記不純物拡散層上に形成さ
れた絶縁膜と、前記絶縁膜に開口された第１及び第２の
コンタクトホールを介して前記不純物拡散層とショット
キー接合し、断面がＴ型形状になるように前記第１及び
第２のコンタクトホールから前記絶縁膜上に腕部が張出
した第１及び第２のＴ型ゲート電極と、前記絶縁膜を開
口して前記不純物拡散層上にオーミック接合する第１及
び第２のソース電極と、前記第１及び第２のＴ型ゲート
電極に対して前記第１及び第２のソース電極のそれぞれ
反対側に前記絶縁膜を開口して前記不純物拡散層上にオ
ーミック接合する第１及び第２のドレイン電極とを有す
る半導体装置において、 前記第１及び第２のＴ型ゲート電極の腕部上層には、前
記第１及び第２のソース電極、及び前記第１及び第２の
ドレイン電極と同一の金属材料からなる第１及び第２の
導電層が形成され、 前記第２のＴ型ゲート電極の前記腕部は前記第２のソー
ス電極の開口端部まで延び、前記第２の導電層は前記第
２のソース電極及び前記第１のドレイン電極と接続され
た共通電極となっていることを特徴とする半導体装置。 - 【請求項６】 半導体基板上に不純物拡散層を形成し、 前記不純物拡散層上に絶縁膜を形成し、 第１及び第２の素子領域のゲート電極形成領域の前記絶
縁膜にコンタクトホールを開口し、 全面にゲート電極形成用金属層を形成し、 全面に第１のレジストを塗布してパターニングし、パタ
ーニングされた前記第１のレジストをマスクとして、前
記第１の素子領域のソース電極形成領域と、前記第２の
素子領域のドレイン電極形成領域と、前記第１の素子領
域のドレイン電極と前記第２の素子領域のソース電極と
の共通電極形成領域の前記ゲート電極形成用金属層と前
記絶縁膜をエッチングしてコンタクトホールを開口し、 前記第１のレジストを除去した後、全面に導電層を形成
し、 全面に第２のレジストを塗布してパターニングし、パタ
ーニングされた前記第２のレジストをマスクとして、前
記第１の素子領域のゲート電極形成領域及びソース電極
形成領域と、前記共通電極形成領域から前記第２の素子
領域のゲート電極形成領域までの領域と、前記第２の素
子領域のドレイン電極形成領域以外の、不要な前記導電
層及び前記ゲート電極形成用金属層をエッチング除去し
て、前記第１及び第２の素子領域に前記ゲート電極形成
用金属層及びその上層の前記導電層からなり、前記絶縁
膜上に張出した腕部が形成され、前記不純物拡散層とシ
ョットキー接合するＴ型ゲート電極を形成し、同時に前
記不純物拡散層とオーミック接合する前記導電層からな
る前記第１の素子領域のソース電極及び前記第２の素子
領域のドレイン電極を形成し、同時に前記第２の素子領
域のＴ型ゲート電極の前記腕部上層の導電層と接続する
共通電極を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047692A JPH05275456A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047692A JPH05275456A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275456A true JPH05275456A (ja) | 1993-10-22 |
Family
ID=13432620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7047692A Withdrawn JPH05275456A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737302B2 (en) | 2001-10-31 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
| US6828584B2 (en) | 2001-05-18 | 2004-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1992
- 1992-03-27 JP JP7047692A patent/JPH05275456A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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