JPH03132044A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置の製造方法、更に詳しく言えば、トランジス
タの電極を形成する半導体装置の製造方法に関し、 性能を悪化させずに正常な電極を形成することができ、
かつ工程の簡略化を図ることができる半導体装置の製造
方法を提供することを目的とし、半導体基板上に絶縁膜
を形成する工程と、前記絶縁膜に第１の開口部を形成す
る工程と、全面に前記第１の開口部の段差よりも厚い膜
厚の第１の導電膜を形成する工程と、前記第１の導電膜
をエッチバンクして前記第１の開口部の底部に前記第１
の導電膜を自己整合的に残存させる工程と、前記第１の
開口部を挟んで両側に第２の開口部を形成する工程と、
全面に前記第２の開口部の段差よりも厚いＩＰＪ厚の第
２の導電膜を形成する工程と、前記第２の導電膜をエッ
チバックし、前記第２のｆｆｉ口部の底部、及び前記第
１の閉口部の底部の第１の導電膜上に該第２の導電膜を
自己整合的にそれぞれ分離して残存させる工程とを含み
構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法、更に詳しく言えば、
トランジスタの電極を形成する半導体装置の製造方法に
関する。

〔従来の技術〕

第２図（ａ）〜（ｈ）は、従来例の接合型電界効果トラ
ンジスタの電極を作成する方法を説明する断面図である
。

まず、同図（ａ）に示すように、ＧａＡｓ基板ｌ基板厚
約３０００人０）　Ｓ　ｉ　０２膜２を形成シタ後、ｓ
；ｏＪＱ２にゲート部となる第１の開口部３を形成する
。

次に、全面にゲート制御電極としてのショットキ接合と
なる膜厚約１５００人のタングステンシリサイド（ＷＳ
ｉ、（例えばｘ　＝０．６）　）　Ｗｉ　４を形成した
（同図（ｂ））後、ゲート引出電極となる金（Ａｕ）膜
５をメツキ法により形成する（同図（Ｃ））。

次いで、レジストパターン６形成した後、これをマスク
としてＷＳｉ、）１９４とＡ　ｕ　ｎ＋２５とをエツチ
ング・除去し、ゲート電極４ａとゲート引出電極５ａと
を形成する（同図（ｄ））。

続いて、別のレジストパターン７を形成した後、第１の
開口部３を挟んでソース・ドレイン（Ｓ／Ｄ）部となる
第２の開口部８ａ、８ｂを形成する（同図（ｅ））。

次に、全面に金・ゲルマニウム（Ａｕ−Ｇｅ）　／Ａｕ
膜９を形成する。その結果、第２の開口部８ａ８ｂの側
壁の段差によるステップカバレージの悪さのため、レジ
ストパターン７上のＡｕ−Ｇｅ／　Ａ　ｕ膜９ｂとは分
離されて第２の開口部８内に＾ｕ−Ｇｅ／　Ａ　ｕ膜９
のＳ／Ｄ電極９ａが形成される（同図（ｒ））。

その後、レジストパターン７とＳｉＯ□１１１Ｊ：２と
を除去した（同図（ｇ））後、＾ｕ−Ｇｅ／Ａｕ膜９ａ
とＧａＡｓ基板１とのオーミック接触を得るため加熱処
理を行う０次いで、全面にカバー絶縁膜１０を形成して
接合型電界効果トランジスタが完成する。

〔発明が解決しようとする課題〕

ところで、第２図（ｂ）に示すＷＳｉ１１膜４を形成し
た場合、第１の開口部３の側壁の段差によるステップカ
バレージの悪さのため、ＷＳｉ、膜４は第１の開口部３
で離断する場合がある。従って、同図（ｂ）に示すよう
に、上部にＡ　ｕ　ＩＩ’１５を形成した場合、離断し
た部分ＡでＡｕ膜５とＧａＡｓ基板ｌ基板厚触し、後の
加熱処理により電気的にショートする。

このため、ゲート部のショットキー接合が正常に動作し
なくなると言う問題がある。

更に、窓開けの工程が多く手間がかかるという問題もあ
る。

そこで本発明は、このような従来の問題点に鑑みてなさ
れたものであって、性能を悪化させずに正常な電極を形
成することができ、かつ工程の簡略化を図ることができ
る半導体装置の製造方法を櫂供することを目的とするも
のである。

〔課題を解決するための手段〕

上記課題は、半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に第１の開口部を形成する工程と、全面に前
記第１の開口部の段差よりも厚い膜厚の第１の導電膜を
形成する工程と、前記第１の導電膜をエッチバックして
前記第１の開口部の底部に前記第１の導電膜を自己整合
的に残存させる工程と、前記第１の開口部を挟んで両側
に第２の開口部を形成する工程と、全面に前記第２の開
口部の段差よりも厚い膜厚の第２の導？ｉｔＷ’Ｊ、を
形成する工程と、前記第２の導電膜をエッチバックし、
前記第２の開口部の底部、及び前記第１の開口部の底部
の第１の導電膜上に該第２の導電膜を自己整合的にそれ
ぞれ分離して残存させる工程とを有する半導体装置の製
造方法によって達成される。

［作　用］ 本発明の半導体装置の製造方法によれば、絶縁膜に第１
の開口部を形成した後、この第１の開口部の段差よりも
厚いＩＩＩ厚の第１の導電膜を形成しているので、開口
部の段差を十分に被覆できる。

これにより、開口部の段差に起因して第１の導電ｒｌＱ
が離断するのを防止することができる。

また、第２の開口部を形成した後、第２の導電膜を形成
し、これを第２の導電膜をエッチハックし、前記第２の
開口部の底部、及び前記第１の開口部の底部の第１の導
電股上に該第２の導電膜を自己整合的に形成しているの
で、従来の場合と比較して第１の開口部上の第２の導電
膜のパターニングの工程を１回減らずことができる。こ
れにより、Ｔ稈の簡略化を図ることができる。

更に、第１の開口部の底部に第１の導電膜を自己整合的
に形成しているので、半導体装置の微細化を図ることが
できる。

〔実施例〕

以下、本発明の実施例について図を参照しながら具体的
に説明する。

第１図（ａ）〜（ｈ）は、本発明の実施例の接合型電界
効果トランジスタの電極の作成方法を説明する断面図で
ある。

まず、同図（ａ）に示すように、ガリウム砒素（ＧａＡ
ｓ　）基板ｌｌ上に膜厚約３０００人の５ｉｏＺＩＩ！
２１２を形成した後、不図示のレジストパターンを形成
し、これをマスクとしてゲート部となる幅約０．５μｍ
の第１の開口部Ｉ３を形成する。

次に、全面に膜厚約６０００人のＷＳｉ、膜１４を形成
する（同図（ｂ））。このとき、５ｉ０２膜１２よりも
厚い膜厚のＷＳｉＭ膜１４を形成しているので、第１の
開口部１３の段差によりＷＳｉ、ｌ膜１４が離断するの
を防止することができる。

続いて、フッ素系（例えばｓｐ、　、又はＮＦ３　）の
ガスを用いたＲ　Ｔ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ
　Ｅｔｃｈｉｎｇ）法によりＷＳｉ、ｌ膜１４をエッチ
バックして第１の開口部１３の底部に膜厚約１０００人
のＷＳｉＫｌ］９！１４を残存させ、ゲー）？１ｌｉ１
４ａを形成する（同図（ｃ））。

次いで、別のレジストパターン１５を形成し、これをマ
スクとして第１の開口部１３を挟み、かつ第１の開口部
１３から約２μｍの距離をおいて、３７０部となる幅約
ｌＯμｍの第２の開口部１６ａ。

１６ｂを形成する（同図（ｄ））。

次に、全面に５ｉｆｔ膜１２の膜厚よりも厚い膜厚約５
０００人の２層のＡｕＧｅ　（ＩＩ！Ｊ厚約５００人）
／＾Ｕ膜（第２の導電膜）１７を形成する（同図（ｅ）
）。

次いで、塩素系（例えばＣ１ｚ　、　５ｉＣ１ａ）のガ
スを用いたＲＩＥ法によりＡｕＧｅ／Ａｕ膜Ｉ７をエッ
チバンクし、膜厚約２０００人のＡｕＧｅ／Ａｕ膜１７
ａ、＋７ｂを第２の開口部１６ａ、１６ｂの底部に分離
・残存させて＋３　／　Ｄ　ｉｉ極１７ａ、１７ｂを形
成すると同時に、第１の開口部１３内のゲート電極１４
ａ上にゲート弓出電極１７ｃを分離・形成する（同１ｆ
ｆｉ（ｆ））。

続いて、温度約４５０″Ｃで加熱処理を行って３７０部
のＡｕ（：ｅ／Ａｕ　ＭＩ７ａ　、　１７ｂとＧａＡｓ
基板１１とのオーミックコンタクトを形成した後、残存
する５ｉＯｚｆｆ１２を除去した（同図（ｇ））する。

その後、全面にＣＶＤ法によりＳｉ３Ｎ、膜からなるカ
バー絶縁ｌｌ”、＋８を形成して接合型電界効果トラン
ジスタが完成する。

以上のように、本発明の実施例によれば、第１図（ｂ）
に示すように、ＷＳｉＸ膜１４はＳｉＯ□膜１２の膜厚
よりも厚いので、第１の開口部１３の段差を十分に被覆
できる。これにより、第１の開口部１３の段差に起因し
てＷＳｉＸ膜１４が離断するのを防止することができる
。

これにより、歩留りや信頼度の向上を図ることが出来、
かつトランジスタの高速化を図ることができる。

また、同図（ｆ）に示すように、第２の開口部１６ａ、
１６ｂを形成した後、第２の導電Ｗｉ１７を形成し、こ
れをエッチハックして第１の開口部１３の底部のゲート
制御電極１４ａ上及び第２の開口部１６ａ、１６ｂの底
部にＳ／Ｄ電極１７ａ、１７ｂを自己整合的にそれぞれ
分離して形成しているので、従来の場合と比較して第１
の開口部１３上のゲート引出電極１７ｃのパターニング
の工程を１回減らすことができる。これにより、工程の
簡略化を図ることができる。

更に、第１の開口部１３の底部にゲート制御電８ｉ１４
ａを自己整合的に形成しているので、トランジスタの微
細化及び高速化を図ることができる。

〔発明の効果〕

以上のように、本発明の半導体装置の製造方法によれば
、絶縁膜に第１の開口部を形成した後、この絶縁膜より
も厚い膜厚の第１の導を膜を形成しているので、開口部
の段差により第１の導電膜が離断するのを防止すること
ができる。

従って、この製造方法をトランジスタのゲート電極の作
成に用いた場合、歩留りや信顛度の向上を図ることが出
来、かつトランジスタの高速化を図ることができる。

また、第１及び第２の開口部内に自己整合的に電極を形
成できるので、従来の場合と比較してパターニングの工
程を１回減らすことができる。これにより、工程の筒略
化を図ることができる。

更に、第１の開口部の底部に第１の５４電膜を自己整合
的に形成しているので、半導体装置の微細化及び高速化
を図ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例の半導体装置の製造方法を説
明する断面図、 第２図は、従来例の半導体装置の製造方法を説明する断
面図、 第３図は、従来例の問題点を説明する断面図である。 〔符号の説明〕 １　、　１１−ＧａＡｓｉ板、 ２・・・５ｉＯｔ膜、 ３．１３・・・第１の開口部、 ４・・・ＷＳｉ、膜、 ４ａ・・・ゲート制御電極、 ５・・・Ａｕ膜、 ５ａ、１７ｃ・・・ゲート引出電極、 Ｇ、７．１５・・・レジストパターン、８　ａ、　　８
　ｂ、　１６ａ、　１６ｂ・”第２の開口部、９　・・
・へｕＧｅ／へＵ　膜、 ９　ａ、９　ｂ、１７ａ、１７ｂ・・−３／Ｄ電極（Ａ
ｕＧｅ／Ａｕ膜）、 １０．１８・・・カバー絶縁膜、 １２・・・ＳｉＯ□膜（絶縁膜）、

Claims (1)

1. 【特許請求の範囲】 　半導体基板上に絶縁膜を形成する工程と、前記絶縁膜
   に第１の開口部を形成する工程と、全面に前記第１の開
   口部の段差よりも厚い膜厚の第１の導電膜を形成する工
   程と、 前記第１の導電膜をエッチバックして前記第１の開口部
   の底部に前記第１の導電膜を自己整合的に残存させる工
   程と、 前記第１の開口部を挟んで両側に第２の開口部を形成す
   る工程と、 全面に前記第２の開口部の段差よりも厚い膜厚の第２の
   導電膜を形成する工程と、 前記第２の導電膜をエッチバックし、前記第２の開口部
   の底部、及び前記第１の開口部の底部の第１の導電膜上
   に該第２の導電膜を自己整合的にそれぞれ分離して残存
   させる工程とを有する半導体装置の製造方法。